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公开(公告)号：CN106486528A
公开(公告)日：2017-03-08
申请号：CN201610068979.5
申请日：2016-02-01
Applicant: 株式会社东芝
IPC: H01L29/40 , H01L29/423
Abstract: 根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电层、栅极电极、以及第1电极。导电层具有第1部分、第2部分以及第3部分。第1部分设在第1区域之上。第1部分隔着第1绝缘部被第1半导体区域包围。第2部分在第2方向上延伸。第2部分设在第1半导体区域之上。第2部分位于第2区域之上。第3部分连接在第1部分与第2部分之间。第3部分在第3方向上延伸。第1电极与第3半导体区域以及导电层电连接。在第1电极与第3部分之间，连接有第2部分。
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公开(公告)号：CN105206607A
公开(公告)日：2015-12-30
申请号：CN201410657709.9
申请日：2014-11-10
Applicant: 株式会社东芝
CPC classification number: H01L29/66734 , H01L29/1095 , H01L29/407 , H01L29/66143 , H01L29/7806 , H01L29/7813 , H01L29/872
Abstract: 本发明涉及半导体装置及其制造方法。实施方式的半导体装置包括：第1半导体层，具有第1区域和第2区域；第2半导体层，被设置于第1半导体层上侧；第3半导体层，被选择性地设置于第2半导体层上侧；控制电极，在第2半导体层以及第3半导体层中隔着绝缘膜而被设置；第1导电体，以隔着绝缘膜与控制电极以及第1半导体层相接的方式设置于第1半导体层内，相比控制电极而更位于第1半导体层侧；第2导电体，在第2区域中，在从第3半导体层朝向第1半导体层的方向上延伸，在第1半导体层内隔着绝缘膜而被设置；第1电极，与第1半导体层、第2半导体层以及第3半导体层电连接；以及第2电极，与第1半导体层电连接。
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公开(公告)号：CN105957891A
公开(公告)日：2016-09-21
申请号：CN201510533043.0
申请日：2015-08-27
Applicant: 株式会社东芝
CPC classification number: H01L29/7813 , H01L29/407 , H01L29/41766 , H01L29/66734 , H01L29/7827 , H01L29/0607 , H01L29/0688
Abstract: 提供一种半导体装置，包括第一电极以及连接至第一电极的第一导电型的第一半导体层。半导体装置还包括：设置于第一半导体层上的第二导电型的第二半导体层；设置于第二半导体层上的第一导电型的第三半导体层；以及设置于第三半导体层上的第二电极。半导体装置还包括设置于第一电极与第二电极之间的第三电极。半导体装置还包括具有连接至第二电极的上端部的第四电极，其中，第四电极具有比第二电极高的电阻率。
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Patent Agency Ranking
公开(公告)号：CN100485965C
公开(公告)日：2009-05-06
申请号：CN200610019828.7
申请日：2006-03-01
Applicant: 株式会社东芝
IPC: H01L29/78
CPC classification number: H01L29/7835 , H01L29/41 , H01L29/41725 , H01L29/4175 , H01L29/41758 , H01L29/41775
Abstract: 提供一种能够减小反馈电容的半导体器件。作为功率MOSFET的半导体器件(1)，在单元(9)侧形成漏电极(45)，在硅衬底(3)的背面形成源电极(7)。使源区(13)和基区(25)短路的短路电极(35)的一部分，隔着第一层间绝缘膜(31)位于栅电极(17)的上表面(53)之上。关于从源区(13)向漏区(11)的方向，使短路电极(35)的侧面(47)的位置与栅电极(17)的漏区侧的侧面(51)的位置相同。
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公开(公告)号：CN106486528B
公开(公告)日：2019-11-01
申请号：CN201610068979.5
申请日：2016-02-01
Applicant: 株式会社东芝
IPC: H01L29/40 , H01L29/423
Abstract: 根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电层、栅极电极、以及第1电极。导电层具有第1部分、第2部分以及第3部分。第1部分设在第1区域之上。第1部分隔着第1绝缘部被第1半导体区域包围。第2部分在第2方向上延伸。第2部分设在第1半导体区域之上。第2部分位于第2区域之上。第3部分连接在第1部分与第2部分之间。第3部分在第3方向上延伸。第1电极与第3半导体区域以及导电层电连接。在第1电极与第3部分之间，连接有第2部分。
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公开(公告)号：CN104064470B
公开(公告)日：2018-01-05
申请号：CN201410101714.1
申请日：2014-03-19
Applicant: 株式会社东芝
IPC: H01L21/336 , H01L29/78 , H01L29/423
CPC classification number: H01L29/66719 , H01L29/0869 , H01L29/1095 , H01L29/407 , H01L29/4236 , H01L29/66727 , H01L29/66734 , H01L29/7813
Abstract: 在本发明的实施方式的半导体装置的制造方法中，蚀刻栅极多晶硅（5）直到从第1半导体层（2）的表面凹陷到栅极沟槽（3）内。层间绝缘膜（6）形成在栅极沟槽（3）内的栅极多晶硅（5）上。通过蚀刻第1半导体层（2）的表面，层间绝缘膜（6）从第1半导体层（2）的表面突出。通过蚀刻从层间绝缘膜（6）延伸并覆盖第3半导体层（8）的表面上的绝缘膜（9）的表面直到第3半导体层（8）的表面露出，从而形成具有绝缘膜（9）的井壁（9）。
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公开(公告)号：CN104064470A
公开(公告)日：2014-09-24
申请号：CN201410101714.1
申请日：2014-03-19
Applicant: 株式会社东芝
IPC: H01L21/336 , H01L29/78 , H01L29/423
CPC classification number: H01L29/66719 , H01L29/0869 , H01L29/1095 , H01L29/407 , H01L29/4236 , H01L29/66727 , H01L29/66734 , H01L29/7813 , H01L29/66666 , H01L29/7827
Abstract: 在本发明的实施方式的半导体装置的制造方法中，蚀刻栅极多晶硅（5）直到从第1半导体层（2）的表面凹陷到栅极沟槽（3）内。层间绝缘膜（6）形成在栅极沟槽（3）内的栅极多晶硅（5）上。通过蚀刻第1半导体层（2）的表面，层间绝缘膜（6）从第1半导体层（2）的表面突出。通过蚀刻从层间绝缘膜（6）延伸并覆盖第3半导体层（8）的表面上的绝缘膜（9）的表面直到第3半导体层（8）的表面露出，从而形成具有绝缘膜（9）的井壁（9）。
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公开(公告)号：CN1828941A
公开(公告)日：2006-09-06
申请号：CN200610019828.7
申请日：2006-03-01
Applicant: 株式会社东芝
IPC: H01L29/78
CPC classification number: H01L29/7835 , H01L29/41 , H01L29/41725 , H01L29/4175 , H01L29/41758 , H01L29/41775
Abstract: 提供一种能够减小反馈电容的半导体器件。作为功率MOSFET的半导体器件(1)，在单元(9)侧形成漏电极(45)，在硅衬底(3)的背面形成源电极(7)。使源区(13)和基区(25)短路的短路电极(35)的一部分，隔着第一层间绝缘膜(31)位于栅电极(17)的上表面(53)之上。关于从源区(13)向漏区(11)的方向，使短路电极(35)的侧面(47)的位置与栅电极(17)的漏区侧的侧面(51)的位置相同。
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