公开(公告)号：CN103872146A

公开(公告)日：2014-06-18

申请号：CN201310188512.0

申请日：2013-05-21

Applicant: 株式会社东芝

Inventor： 新井雅俊 ,  田渊崇

IPC: H01L29/872 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/872 ,  H01L29/0611 ,  H01L29/0615 ,  H01L29/08 ,  H01L29/1608 ,  H01L29/8725 ,  H01L29/36

Abstract: 本发明实施方式的半导体器件具备第1导电型半导体基板（1）、第一第1导电型半导体层（2）、第二第1导电型半导体层（3）、相互相邻的第2导电型底部层（5）、肖特基金属（6）以及阴极电极（7）。第二第1导电型半导体层设置于第一第1导电型半导体层上，具有比第一第1导电型半导体层高的第1导电型杂质浓度。相互相邻的第2导电型底部层设置于从第2半导体层的上表面朝向外延层延伸的多个沟槽的底部。肖特基金属设置于第二第1导电型半导体层上以及多个沟槽内。肖特基金属在与第二第1导电型半导体层的结部形成肖特基势垒。阴极电极设置于半导体基板上且与半导体基板欧姆连接。