公开(公告)号：CN1230890C

公开(公告)日：2005-12-07

申请号：CN02160875.X

申请日：2002-12-27

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  藤井修

IPC: H01L21/84

CPC classification number: H01L21/76264 ,  H01L21/76278 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10894 ,  H01L27/1203

Abstract: 本发明提供了一种半导体器件，包含：形成了埋入氧化物层的第一半导体区域；不存在所述埋入氧化物层的第二半导体区域；在所述第一半导体区域和所述第二半导体区域的交界处，形成深度至少到达所述埋入氧化物层的沟；以及埋入所述沟中的分离用绝缘物层；其中，所述分离用绝缘物层的底面与所述第二半导体区域的侧面所成的角度为钝角。

公开(公告)号：CN1670956A

公开(公告)日：2005-09-21

申请号：CN200510055305.3

申请日：2005-03-15

Applicant: 株式会社东芝

Inventor： 永野元 ,  水岛一郎 ,  宫野清孝

IPC: H01L27/04 ,  H01L21/02 ,  H01L27/10

CPC classification number: H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/0922 ,  H01L27/1203 ,  H01L29/78687

Abstract: 本发明提供一种半导体衬底及其制造方法以及使用此半导体衬底的半导体器件，该半导体衬底包括具有大致相同高度的应变硅区域及弛豫硅区域。根据在此公开的本发明的实施方式的半导体衬底，包括：支持衬底；第一半导体区，包含在上述支持衬底的上方形成的第一硅层；第二半导体区，包含按照与上述第一硅层表面大致相同的高度在上述支持衬底的上方形成的、具有应变的第二硅层；以及在上述第一半导体区和第二半导体区的界面处的绝缘膜。

公开(公告)号：CN1461058A

公开(公告)日：2003-12-10

申请号：CN03131313.2

申请日：2003-05-13

Applicant: 株式会社东芝

Inventor： 八木下淳史 ,  水岛一郎 ,  佐藤力

IPC: H01L29/78 ,  H01L27/092 ,  H01L21/336

CPC classification number: H01L29/66772 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/78639 ,  H01L29/78648

Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底1的表面层导入杂质形成的扩散层6；被配设在扩散层6上的埋入绝缘膜2；被配设在埋入绝缘膜2上的岛状的Si活性层3；被形成在活性层3内的沟道8；如夹着沟道8那样被形成在活性层3内的源和漏区域S、D；被形成在沟道3上的栅绝缘膜4；在该栅绝缘膜4上并且在活性层3的侧面上形成的，将上述沟道8、源和漏S、D绝缘分离的栅电极5；与上述活性层连接的电极。

公开(公告)号：CN1411033A

公开(公告)日：2003-04-16

申请号：CN02143261.9

申请日：2002-09-25

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  親松尚人

IPC: H01L21/00 ,  H01L21/302

CPC classification number: H01L27/1203 ,  H01L21/84

Abstract: 本发明提供了一种表面的晶体缺陷少，且具有在有SOI的结构的区域与没有SOI结构的区域之间没有段差的平坦表面的半导体装置用衬底的制造方法及半导体装置用衬底。该方法包括：掩模层形成步骤，借助绝缘层22，在与半导体衬底12绝缘的半导体层上形成被形成图案的掩模层35、42；沟槽形成步骤，依据掩模层的图案蚀刻半导体层，形成向上述绝缘层贯通的沟槽54；保护部形成步骤，蚀刻比绝缘层的厚度薄的堆积于半导体衬底上的保护层，形成包覆沟槽侧面的侧壁保护部94；蚀刻步骤，从沟槽的底面开始到半导体衬底蚀刻绝缘层；以及单晶体层形成步骤，从通过绝缘层的蚀刻露出的半导体衬底的表面开始生成单晶体层52。

公开(公告)号：CN110197815B

公开(公告)日：2023-08-22

申请号：CN201810182302.3

申请日：2018-03-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 增子真吾 ,  藤村一夫 ,  高田贤治 ,  水岛一郎

IPC: H01L21/78

Abstract: 本发明的实施方式提供一种通过使侧面具有曲率而提高可靠性的半导体装置以及切割方法。实施方式的半导体装置具有至少一对侧面从上方朝向下方扩宽的弯曲形状，其具备硅基板、半导体层、以及下层。半导体层形成于上述硅基板的上表面。下层形成于上述硅基板的下表面，其侧面与上述硅基板的侧面连接。

公开(公告)号：CN100530660C

公开(公告)日：2009-08-19

申请号：CN200510135638.7

申请日：2005-12-27

Applicant: 株式会社东芝

Inventor： 水岛一郎 ,  小泽良夫

IPC: H01L27/115 ,  H01L29/788 ,  H01L21/8247 ,  H01L21/336 ,  H01L21/00

CPC classification number: H01L27/115 ,  G11C16/0483 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/66825 ,  H01L29/7881

Abstract: 一种半导体器件，包括具备周围被元件隔离绝缘膜围了起来的有源区的半导体衬底和设置在上述有源区上边的非易失性存储单元，上述非易失性存储单元，包括设置在上述有源区上边的隧道绝缘膜、设置在上述隧道绝缘膜上边的浮置栅极电极、设置在上述浮置栅极电极上边的控制栅极电极以及设置在上述浮置栅极电极与上述控制栅极电极之间的电极间绝缘膜，在上述非易失性存储单元的沟道宽度方向的剖面上，上述有源区的上表面的上述沟道宽度方向的尺寸，比上述隧道绝缘膜的下表面的上述沟道宽度方向的尺寸更短，而且，与上述有源区相对的部分的上述隧道绝缘膜的面积，比与上述浮置栅极电极的上表面相对的部分的上述电极间绝缘膜的面积小。

公开(公告)号：CN1314120C

公开(公告)日：2007-05-02

申请号：CN200510055305.3

申请日：2005-03-15

Applicant: 株式会社东芝

Inventor： 永野元 ,  水岛一郎 ,  宫野清孝

IPC: H01L27/04 ,  H01L21/02 ,  H01L27/10

CPC classification number: H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/0922 ,  H01L27/1203 ,  H01L29/78687

Abstract: 本发明提供一种半导体衬底及其制造方法以及使用此半导体衬底的半导体器件，该半导体衬底包括具有大致相同高度的应变硅区域及弛豫硅区域。根据在此公开的本发明的实施方式的半导体衬底，包括：支持衬底；第一半导体区，包含在上述支持衬底的上方形成的第一硅层；第二半导体区，包含按照与上述第一硅层表面大致相同的高度在上述支持衬底的上方形成的、具有应变的第二硅层；以及在上述第一半导体区和第二半导体区的界面处的绝缘膜。

公开(公告)号：CN1812107A

公开(公告)日：2006-08-02

申请号：CN200510135638.7

申请日：2005-12-27

Applicant: 株式会社东芝

Inventor： 水岛一郎 ,  小泽良夫

IPC: H01L27/115 ,  H01L29/788 ,  H01L21/8247 ,  H01L21/336 ,  H01L21/00

CPC classification number: H01L27/115 ,  G11C16/0483 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/66825 ,  H01L29/7881

Abstract: 一种半导体器件，包括具备周围被元件隔离绝缘膜围了起来的有源区的半导体衬底和设置在上述有源区上边的非易失性存储单元，上述非易失性存储单元，包括设置在上述有源区上边的隧道绝缘膜、设置在上述隧道绝缘膜上边的浮置栅极电极、设置在上述浮置栅极电极上边的控制栅极电极以及设置在上述浮置栅极电极与上述控制栅极电极之间的电极间绝缘膜，在上述非易失性存储单元的沟道宽度方向的剖面上，上述有源区的上表面的上述沟道宽度方向的尺寸，比上述隧道绝缘膜的下表面的上述沟道宽度方向的尺寸更短，而且，与上述有源区相对的部分的上述隧道绝缘膜的面积，比与上述浮置栅极电极的上表面相对的部分的上述电极间绝缘膜的面积小。

公开(公告)号：CN1722466A

公开(公告)日：2006-01-18

申请号：CN200510084297.5

申请日：2003-05-13

Applicant: 株式会社东芝

Inventor： 八木下淳史 ,  水岛一郎 ,  佐藤力

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66772 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/78639 ,  H01L29/78648

Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底(1)的表面层导入杂质形成的扩散层(6)；被配设在扩散层(6)上的埋入绝缘膜(2)；被配设在埋入绝缘膜(2)上的岛状的Si活性层(3)；被形成在活性层(3)内的沟道(8)；如夹着沟道(8)那样被形成在活性层(3)内的源和漏区域S、D；被形成在沟道(3)上的栅绝缘膜(4)；在该栅绝缘膜(4)上并且在活性层(3)的侧面上形成的，将上述沟道(8)、源和漏S、D绝缘分离的栅电极(5)；与上述活性层连接的电极。

公开(公告)号：CN1713384A

公开(公告)日：2005-12-28

申请号：CN200410090965.0

申请日：2004-11-11

Applicant: 株式会社东芝

Inventor： 水岛一郎 ,  甲斐彻哉 ,  小泽良夫 ,  村冈浩一 ,  中村新一

IPC: H01L27/105 ,  H01L29/78 ,  H01L21/8239 ,  H01L21/8229

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/42336 ,  H01L29/512

Abstract: 将改善了漏泄电流的高介电常数绝缘膜作为电极间绝缘膜使用的半导体器件，具备：在半导体衬底上形成的第1绝缘膜；在上述第1绝缘膜上形成的第1栅电极；在上述第1栅电极的上方形成的第2栅电极；以及在上述第1栅电极与第2栅电极之间形成的结晶化了的第2绝缘膜。