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公开(公告)号：CN116206650A
公开(公告)日：2023-06-02
申请号：CN202310091912.3
申请日：2023-01-17
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419 , G06F7/57 , G06N3/063
Abstract: 本发明涉及存内计算技术领域，更具体的，涉及一种8T‑SRAM单元，基于该种8T‑SRAM单元的运算电路，以及基于该种运算电路构建的运算芯片。本发明提供的8T‑SRAM单元用于构建进行同或累加运算的电路，相较于现有的8T1C节省了电容，相较于现有的10T、12T节省了若干晶体管，可实现节省面积，提高能效的效果。本发明提供的8T‑SRAM单元相较于传统6T‑SRAM单元，增加了N5、N6的栅极分别连接出存储节点Q、QB，在读操作、计算操作中关闭字线WL，利用位线RBL、RBLB及字线IN、INB进行读取和计算，不再用写入数据的N3、N4进行数据读取，具有读写分离的特性，避免了传统6T‑SRAM读干扰，提高了单元的稳定性，也能保证单元的精确度。
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公开(公告)号：CN112071344B
公开(公告)日：2023-02-03
申请号：CN202010910710.3
申请日：2020-09-02
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种用于提高内存内计算线性度和一致性的电路，包括具有双字线的6T SRAM存储阵列、字线控制模块、模式选择模块、时序控制模块、预充模块、电流镜模块、开关模块和缓冲器模块，6T SRAM存储阵列分别与所述预充模块、字线控制模块、缓冲器模块相连接；时序控制模块分别与所述预充模块、开关模块、电流镜模块相连接；电流镜模块与所述缓冲器模块相连接；利用电流镜模块将位线BL上的电压进行钳位，阻止位线BL上的电压降低并镜像单元的读取电流，最后转换为电压再通过所述缓冲器模块输出作为最终的计算结果。上述电路能够实现高线性度和高一致性的内存内计算，从而极大提高了内存内计算的实用性。
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公开(公告)号：CN110633069B
公开(公告)日：2022-09-16
申请号：CN201910842714.X
申请日：2019-09-06
Applicant: 安徽大学
IPC: G06F7/523 , G11C11/418
Abstract: 本发明公开了一种基于静态随机存储器的乘法电路结构，包括N行N列的静态随机存储器SRAM阵列，SRAM阵列与列译码模块、字线驱动和脉冲调制模块、行译码模块相连，待处理的被乘数数据以二进制形式存入在SRAM阵列的存储单元中；待处理的乘数数据以二进制形式串行输入，和经过字线驱动和脉冲调制模块脉冲宽度调制后的WLP信号进行与运算，根据与运算结果开启字线WL，位线BLB根据开启的字线WL和所述存储单元内的数据进行放电，位线BLB电压的变化量即可表示乘法结果。上述电路结构可以有效提高运算速度，且由于不再需要在运算单元和存储器中交换数据，能够大幅减少在传输过程消耗的能量。
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公开(公告)号：CN112071343B
公开(公告)日：2022-09-13
申请号：CN202010831388.5
申请日：2020-08-18
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/523
Abstract: 本发明公开了一种在存储器中结合电容实现乘法的SRAM电路结构，通过将被乘数与乘数分别存储在6T SRAM单元与WL内，被乘数的十进制数值由单元的6T SRAM WL开启时间决定，乘数数值的正负由左字线(WL Left，缩写为WLL)开启还是右字线(WL Right，缩写为WLR)开启决定。被乘数的正负由冗余列输出的参考电压决定，乘数的十进制数值分解为二进制按照高位到低位的顺序从左至右存储在同一行的相邻单元中，并通过与复用电容相结合实现高低位权值设置。上述结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
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公开(公告)号：CN114898789A
公开(公告)日：2022-08-12
申请号：CN202210625161.4
申请日：2022-06-02
Applicant: 安徽大学
IPC: G11C11/413 , G11C11/419
Abstract: 本发明涉及基于SRAM阵列的多位同或运算的电路结构及方法。基于SRAM阵列的多位同或运算的电路结构包括N×N个SRAM存储单元，呈阵列分布，位于同一列的SRAM存储单元，所有的晶体管T5的源极与位线BL电连接，所有的晶体管T6的源极与位线BLB电连接；位于同一行的SRAM存储单元，所有的SRAM存储单元的第一行8T‑SRAM单元和第二行8T‑SRAM单元共用一个重置晶体管；所有的SRAM存储单元的第三行7T‑SRAM单元共用一个复写辅助单元。本发明能够正确完成数字域多位同或运算，相对于模拟域的计算，数字域计算具有更高的准确度，并且不需要较为复杂的A/D电路，减少电路的面积问题和电路的复杂性。
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Patent Agency Ranking
公开(公告)号：CN111880763A
公开(公告)日：2020-11-03
申请号：CN202010677209.7
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种在内存中实现带有正负数乘加的SRAM电路，通过将多个乘数存入一列单元中，多个被乘数通过SRAM的字线WL输入，与单元内的相应的乘数进行乘法运算，再将每组乘得的结果累加在位线上，可直接通过位线电压得出乘加的结果。另外添加了一列参考列以判断计算结果是正数还是负数，以实现正负数的乘法。
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公开(公告)号：CN110251097A
公开(公告)日：2019-09-20
申请号：CN201910537198.X
申请日：2019-06-20
Applicant: 安徽大学
Abstract: 本发明公开了一种人体运动后适感检测系统，包括：多维参数获取模块，基于多种传感器采集人体相关信息；推理模块，基于人体相关信息来确定用户是否处于运动状态，进而推断是否产生报警信号；警报模块，用于在接收到报警信号时，发出报警，并提示报警原因。上述系统通过感知人体信息，对信息作预判处理，从而确定当前是否为运动状态，进而进行舒适度判断，相比于现有系统而言，提高了检测结果的准确度。
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公开(公告)号：CN110176264A
公开(公告)日：2019-08-27
申请号：CN201910343992.0
申请日：2019-04-26
Applicant: 安徽大学
IPC: G11C11/418 , G11C11/419 , G11C11/412
Abstract: 本发明公开了一种基于内存内计算的高低位合并电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，整体时序控制模块分别与行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；行地址译码模块与字线驱动模块相连；字线驱动模块与SRAM存储阵列相连，且SRAM存储阵列又与列地址译码模块以及输出模块相连；SRAM存储阵列由若干Block模块组成，Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与列地址译码模块以及输出模块相连。该电路结构简单，通过高低位合并操作可以提高数据的读取效率，并提高内存的吞吐量。
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公开(公告)号：CN109979503A
公开(公告)日：2019-07-05
申请号：CN201910222494.0
申请日：2019-03-22
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/418
Abstract: 本发明公开了一种在内存中实现汉明距离计算的静态随机存储器电路结构，所述电路结构包括N行N列的静态随机存储器SRAM阵列，将待处理的目标二进制数据的原码和反码分别存入到所述SRAM阵列的N列N位存储阵列中，将与之比较的N位二进制数据存储到字线信号WLL中，比较数据的N位二进制数反码存入到字线信号WLR中；通过位线脉冲调制将位线信号减低到VDD‑Vx，防止单元内存储数据翻转；再通过每列中的位线信号BL和BLB放电量之和实现N列汉明距离计算，从而实现N位二进制数据和N位比较数据的汉明距离计算。上述电路结构简单，可以有效提高运算的效率和速度，减少在传输过程消耗的能量。
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公开(公告)号：CN109559767A
公开(公告)日：2019-04-02
申请号：CN201811448684.6
申请日：2018-11-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C11/412 , G11C11/419
Abstract: 本发明公开了一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，能够有效的抵抗由于位线泄漏电流引起的SRAM读取效率的降低和读失败，增强SRAM的稳定性同时降低了读延迟，提高了SRAM的读取速度。相比于现有技术中的SA电路，本方案提供的电路结构拥有更加稳定的性能，读数据所需要的时间在不同的位线泄漏电流下，变化不是很大，有很好的稳定性；并且在读取数据的时间上相比于现有技术中的SA电路，抗泄漏电流能力提高了412.8％，读取时间减少了290％。
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