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公开(公告)号：CN110633069A
公开(公告)日：2019-12-31
申请号：CN201910842714.X
申请日：2019-09-06
Applicant: 安徽大学
IPC: G06F7/523 , G11C11/418
Abstract: 本发明公开了一种基于静态随机存储器的乘法电路结构，包括N行N列的静态随机存储器SRAM阵列，SRAM阵列与列译码模块、字线驱动和脉冲调制模块、行译码模块相连，待处理的被乘数数据以二进制形式存入在SRAM阵列的存储单元中；待处理的乘数数据以二进制形式串行输入，和经过字线驱动和脉冲调制模块脉冲宽度调制后的WLP信号进行与运算，根据与运算结果开启字线WL，位线BLB根据开启的字线WL和所述存储单元内的数据进行放电，位线BLB电压的变化量即可表示乘法结果。上述电路结构可以有效提高运算速度，且由于不再需要在运算单元和存储器中交换数据，能够大幅减少在传输过程消耗的能量。
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公开(公告)号：CN110176264B
公开(公告)日：2021-05-07
申请号：CN201910343992.0
申请日：2019-04-26
Applicant: 安徽大学
IPC: G11C11/418 , G11C11/419 , G11C11/412
Abstract: 本发明公开了一种基于内存内计算的高低位合并电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，整体时序控制模块分别与行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；行地址译码模块与字线驱动模块相连；字线驱动模块与SRAM存储阵列相连，且SRAM存储阵列又与列地址译码模块以及输出模块相连；SRAM存储阵列由若干Block模块组成，Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与列地址译码模块以及输出模块相连。该电路结构简单，通过高低位合并操作可以提高数据的读取效率，并提高内存的吞吐量。
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公开(公告)号：CN110633069B
公开(公告)日：2022-09-16
申请号：CN201910842714.X
申请日：2019-09-06
Applicant: 安徽大学
IPC: G06F7/523 , G11C11/418
Abstract: 本发明公开了一种基于静态随机存储器的乘法电路结构，包括N行N列的静态随机存储器SRAM阵列，SRAM阵列与列译码模块、字线驱动和脉冲调制模块、行译码模块相连，待处理的被乘数数据以二进制形式存入在SRAM阵列的存储单元中；待处理的乘数数据以二进制形式串行输入，和经过字线驱动和脉冲调制模块脉冲宽度调制后的WLP信号进行与运算，根据与运算结果开启字线WL，位线BLB根据开启的字线WL和所述存储单元内的数据进行放电，位线BLB电压的变化量即可表示乘法结果。上述电路结构可以有效提高运算速度，且由于不再需要在运算单元和存储器中交换数据，能够大幅减少在传输过程消耗的能量。
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Patent Agency Ranking
公开(公告)号：CN110176264A
公开(公告)日：2019-08-27
申请号：CN201910343992.0
申请日：2019-04-26
Applicant: 安徽大学
IPC: G11C11/418 , G11C11/419 , G11C11/412
Abstract: 本发明公开了一种基于内存内计算的高低位合并电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，整体时序控制模块分别与行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；行地址译码模块与字线驱动模块相连；字线驱动模块与SRAM存储阵列相连，且SRAM存储阵列又与列地址译码模块以及输出模块相连；SRAM存储阵列由若干Block模块组成，Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与列地址译码模块以及输出模块相连。该电路结构简单，通过高低位合并操作可以提高数据的读取效率，并提高内存的吞吐量。
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公开(公告)号：CN109979503A
公开(公告)日：2019-07-05
申请号：CN201910222494.0
申请日：2019-03-22
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/418
Abstract: 本发明公开了一种在内存中实现汉明距离计算的静态随机存储器电路结构，所述电路结构包括N行N列的静态随机存储器SRAM阵列，将待处理的目标二进制数据的原码和反码分别存入到所述SRAM阵列的N列N位存储阵列中，将与之比较的N位二进制数据存储到字线信号WLL中，比较数据的N位二进制数反码存入到字线信号WLR中；通过位线脉冲调制将位线信号减低到VDD‑Vx，防止单元内存储数据翻转；再通过每列中的位线信号BL和BLB放电量之和实现N列汉明距离计算，从而实现N位二进制数据和N位比较数据的汉明距离计算。上述电路结构简单，可以有效提高运算的效率和速度，减少在传输过程消耗的能量。
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公开(公告)号：CN110058839B
公开(公告)日：2023-02-03
申请号：CN201910217478.2
申请日：2019-03-21
Applicant: 安徽大学
IPC: G06F7/50
Abstract: 本发明公开了一种基于静态随机存储器内存内减法的电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，整体时序控制模块与行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；行地址译码模块与字线选择模块相连；字线选择模块与所述SRAM存储阵列相连；SRAM存储阵列与列地址译码模块以及输出模块相连；在SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B。该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。
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公开(公告)号：CN109979503B
公开(公告)日：2021-04-30
申请号：CN201910222494.0
申请日：2019-03-22
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/418
Abstract: 本发明公开了一种在内存中实现汉明距离计算的静态随机存储器电路结构，所述电路结构包括N行N列的静态随机存储器SRAM阵列，将待处理的目标二进制数据的原码和反码分别存入到所述SRAM阵列的N列N位存储阵列中，将与之比较的N位二进制数据存储到字线信号WLL中，比较数据的N位二进制数反码存入到字线信号WLR中；通过位线脉冲调制将位线信号减低到VDD‑Vx，防止单元内存储数据翻转；再通过每列中的位线信号BL和BLB放电量之和实现N列汉明距离计算，从而实现N位二进制数据和N位比较数据的汉明距离计算。上述电路结构简单，可以有效提高运算的效率和速度，减少在传输过程消耗的能量。
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公开(公告)号：CN110058839A
公开(公告)日：2019-07-26
申请号：CN201910217478.2
申请日：2019-03-21
Applicant: 安徽大学
IPC: G06F7/50
Abstract: 本发明公开了一种基于静态随机存储器内存内减法的电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，整体时序控制模块与行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；行地址译码模块与字线选择模块相连；字线选择模块与所述SRAM存储阵列相连；SRAM存储阵列与列地址译码模块以及输出模块相连；在SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B。该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。
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