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公开(公告)号：CN116314318A
公开(公告)日：2023-06-23
申请号：CN202310211079.1
申请日：2023-03-07
Applicant: 复旦大学
IPC: H01L29/778 , H01L21/335 , H01L29/06
Abstract: 本法发明提供了一种具有防破坏性击穿功能的GaNHEMT器件结构，包括：衬底，且所述衬底上沿远离衬底的方向上依次形成有第一成核层、GaN缓冲层；pN二极管，所述pN二极管包括分别形成于所述GaN缓冲层表层第一区域与第二区域的p+掺杂区与N+掺杂区，以及分别形成于所述p+掺杂区与N+掺杂区上的阳极与阴极；其中，所述第一区域与第二区域为沿所述GaN缓冲层表面相对的两侧区域；GaNHEMT器件，形成于所述GaN缓冲层上；其中，所述pN二极管的击穿电压低于所述GaNHEMT器件的击穿电压。解决了当在GaNHEMT器件的源极与漏极之间施加大电压或者持续高压应力时，GaNHEMT器件会发生破坏性击穿的问题，从而实现了提高GaNHEMT器件可靠性的效果。
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公开(公告)号：CN116314317A
公开(公告)日：2023-06-23
申请号：CN202310211066.4
申请日：2023-03-07
Applicant: 复旦大学
IPC: H01L29/778 , H01L21/335 , H01L29/207
Abstract: 本发明提供了一种GaNHEMT器件，包括：GaNHEMT结构；其中，所述GaNHEMT结构的表层包括：第一区域、第二区域以及第三区域；所述第一区域、所述第二区域以及所述第三区域沿水平方向依次排列；p‑GaN材料层，包括：第一p‑GaN层与第二p‑GaN层；所述第一p‑GaN层形成于所述第二区域；所述第二p‑GaN层分布于所述第一区域与所述第三区域；其中，所述p‑GaN材料层中掺杂有镁离子，且仅所述第一p‑GaN层中的镁离子经激光选区退火的方式进行激活。本发明提供的技术方案解，决了刻蚀损伤的问题，避免了刻蚀对漂移区带来的损伤，同时也避免了导致器件退化。
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公开(公告)号：CN116313796A
公开(公告)日：2023-06-23
申请号：CN202310223423.9
申请日：2023-03-09
Applicant: 复旦大学
IPC: H01L21/335 , H01L29/778 , H01L29/40 , H01L29/423 , H01L29/15
Abstract: 本发明提供了一种GaN HEMT器件及其制备方法，通过在隔离层上外延形成若干层超晶格结构，隔离层的第一部分缺失，使得若干层超晶格结构和隔离层之间形成空腔，位于空腔上方的若干层超晶格结构的部分形成超晶格纳米线，栅金属从四周包裹住超晶格纳米线，其中的每层超晶格结构均包括沿远离所述衬底方向依次形成的AlN层、GaN层；每层GaN/AlN超晶格结构对应形成一导电沟道，进而提高GaN HEMT器件的输出电流，同时，环形栅金属可以从四周完全关断若干层超晶格结构对应的所有导电沟道，提高了GaN HEMT器件的栅控能力以及开关性能，从而实现了提高GaN HEMT器件性能的效果。
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公开(公告)号：CN116247096A
公开(公告)日：2023-06-09
申请号：CN202310211034.4
申请日：2023-03-07
Applicant: 复旦大学
IPC: H01L29/778 , H01L21/335 , H01L29/06
Abstract: 本发明提供了一种抗反向导通电流的凹栅增强型GaN HEMT结构，包括：阳极、阴极及依次堆叠的衬底、分隔层、凹栅增强型GaN HEMT器件；其中：衬底为SiC，其中包含有P型掺杂区以及N型掺杂区，且P型掺杂区包裹N型掺杂区；凹栅增强型GaN HEMT器件包括在分隔层上依次形成的第一成核层、沟道层以及势垒层；势垒层上开设有第一凹槽，第一凹槽贯穿势垒层，第一凹槽内填充有栅介质层以及栅极金属以形成栅极；且栅极两侧的势垒层上分别形成有源极和漏极；其中：阳极与P型掺杂区电性连接，且阳极电性连接至源极；阴极与N型掺杂区电性连接，且阴极电性连接至漏极；其中：N型掺杂区覆盖漏极下方的区域，且延伸至栅极下方的区域；通过PN结可抑制器件的反向导通电流。
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公开(公告)号：CN116247094A
公开(公告)日：2023-06-09
申请号：CN202310211017.0
申请日：2023-03-07
Applicant: 复旦大学
IPC: H01L29/778 , H01L21/335 , H01L29/06
Abstract: 本发明提供了一种具有抑制衬底漏电结构的GaNHEMT器件，包括：衬底，以及形成于衬底上的缓冲层；第一P+型掺杂区与第一N+型掺杂区；其中，第一P+型掺杂区形成于缓冲层中；第一N+型掺杂区形成于部分第一P+型掺杂区的表层，且第一P+型掺杂区包裹第一N+型掺杂区；GaNHEMT结构；形成于缓冲层的顶端；其中，GaNHEMT结构包括栅极金属层与漏极金属层；栅极金属层与漏极金属层沿水平方向排列；其中，第一N+型掺杂区覆盖漏极金属层的下方区域，且延伸到第一掺杂区域；第一掺杂区域表征了栅极金属层与漏极金属层之间的下方区域。该方案解决了缓冲层产生漏电通道导致的器件的漏电流的加剧的问题，进而避免出现器件提前击穿现象，实现了器件性能的提高。
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Patent Agency Ranking
公开(公告)号：CN116193866A
公开(公告)日：2023-05-30
申请号：CN202211603880.2
申请日：2022-12-13
Applicant: 复旦大学
Abstract: 本发明公开一种柔性感存算一体存储器及其制备方法。该柔性感存算一体存储器包括以下步骤：在第一金属织物表面形成铁电存储功能层；在第二金属织物表面形成光电探测功能层；将具有光电探测功能层的第二金属织物采用经纬交织的方式与具有铁电存储功能层的第一金属织物进行交叉自组装，构建多端信号同步传入与处理的网络节点结构，用于构建柔性感存算一体化的神经计算网络与系统。
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公开(公告)号：CN110993528B
公开(公告)日：2023-05-02
申请号：CN201911084203.2
申请日：2019-11-07
Applicant: 复旦大学
Abstract: 本发明属于湿法刻蚀技术领域，具体为一种湿法刻蚀单面基板的装置。本发明装置主要包括导热底座、带孔防刻蚀液蒸发盖的刻蚀杯、可安拆的温度计和加热型机械搅拌器；其中导热底座是槽壁顶端带关卡的导热浅槽底座及防刻蚀液渗漏的垫子等组成；溶液刻蚀杯是略比底座小的通孔刻蚀容器；防液体蒸发盖为带圆孔的容器盖。本发明设计的湿法刻蚀平板的装置，具有装置结构简单、重复使用性较高、成本低、可实现平板的大面积刻蚀等优势，能满足各领域对大面积单面平板材料的刻蚀的需求。
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公开(公告)号：CN115966474A
公开(公告)日：2023-04-14
申请号：CN202211700107.8
申请日：2022-12-28
Applicant: 复旦大学
IPC: H01L21/56 , H01L21/48 , H01L23/31 , H01L23/367 , H01L23/495
Abstract: 本发明提供了一种扇出型封装结构的制备方法，包括：提供衬底及载板，衬底与载板贴合，衬底包括若干封装区域，封装区域内形成有暴露载板的开口；提供待封装芯片，将待封装芯片置于开口内的载板上，待封装芯片的有源面朝向载板且待封装芯片的厚度小于开口的深度；在开口内形成散热结构，覆盖待封装芯片的侧壁及顶壁；移除载板，暴露待封装芯片的有源面，并在衬底及待封装芯片上形成重布线结构，与有源面连接以电性引出待封装芯片。本发明中，利用散热结构覆盖待封装芯片的侧壁及无源面，使得待封装芯片具有较大的散热面积，从而使得扇出型封装结构具有较佳的散热效果。
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公开(公告)号：CN111477625B
公开(公告)日：2023-02-07
申请号：CN202010346220.5
申请日：2020-04-27
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H10B12/00
Abstract: 本发明属于半导体存储器技术领域，具体为一种基于缺陷俘获材料的半浮栅存储器及其制备方法。本发明的半浮栅存储器包括：半导体衬底，为第一掺杂类型；半导体衬底表面的半浮栅阱区，为第二掺杂类型；贯穿半浮栅阱区的U型槽；覆盖U型槽表面的第一栅介质层，在半浮栅阱区形成开口；覆盖第一栅介质层的第一金属栅，在开口处与半浮栅阱区接触；覆盖第一金属栅的浮栅；覆盖浮栅表面和部分半浮栅阱区表面的第二栅介质层，覆盖第二栅介质层的第二金属栅；位于第一栅极叠层和第二栅极叠层两侧的栅极侧墙；位于第一栅极叠层和第二栅极叠层两侧的源极和漏极；浮栅为缺陷俘获材料。本发明可以有效地增强电荷保持能力，从而增加存储器的刷新时间。
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公开(公告)号：CN113964202B
公开(公告)日：2023-01-24
申请号：CN202111196555.4
申请日：2021-10-14
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
IPC: H01L29/78 , H01L21/66 , H01L23/544
Abstract: 本发明提供了一种环栅器件制备的测试方法与系统，其中，将拉曼测试装置引入到环栅器件制备的工艺环节，进而，能够在生长外延层后、刻蚀鳍片后、源漏外延(且伪栅极被去除)、释放牺牲层后、HKMG包裹沟道后等至少之一时间点对沟道对应位置的应力进行测试，在此基础上，测试结果可反应出沟道对应位置应力随制备工艺环节的变化。其中，由于拉曼测试装置的测试光的光斑面积较小，进而，可在测试中表征出较小尺寸的结构应力，同时，该过程中，也不会对样品表面产生损伤。可见，本发明能够在无损的情况下准确对各工艺环节下沟道对应位置的应力进行测试与表征，为制备工艺的进一步分析与改进提供准确、充分的依据。
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