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公开(公告)号：CN107967235A
公开(公告)日：2018-04-27
申请号：CN201610914768.9
申请日：2016-10-20
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F15/78
CPC classification number: G06F15/7867
Abstract: 一种无线可编程系统，去除了专用线缆，采用无线收发模块通过无线网络直接下载配置资源，轻松实现大规模批量编程和恶劣环境自编程，且将可编程逻辑器件和无线收发模块集成在一起，芯片高度集成，体积较小，非常适于可穿戴、微型化、低功耗等应用。
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公开(公告)号：CN119315969A
公开(公告)日：2025-01-14
申请号：CN202310850724.4
申请日：2023-07-11
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开一种时钟校正方法、电路及装置，该方法包括：根据失真偏移量和查找表对时钟进行多轮校正，直至校正参数达到锁定目标值后校正结束，所述查找表用于指示电压、温度与标定校正参数的对应关系；在校正结束后，利用所述锁定目标值和所述查找表中对应的标定校正参数确定下一轮校正的校正参数初始值和调整步长初始值，并将所述校正参数初始值和所述调整步长初始值写入所述查找表中。本发明方案可以加快时钟校正的锁定进程，提高时钟校正效率，节省硬件资源。
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公开(公告)号：CN118535521A
公开(公告)日：2024-08-23
申请号：CN202310155101.5
申请日：2023-02-22
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种BRAM IP核加固方法及装置、存储介质、电子设备。所述方法包括：接收加固方式指示信息；所述加固方式指示信息，用于指示待加固BRAM IP核的加固方式；基于所述加固方式指示信息，得到与所述加固方式指示信息匹配的中间BRAM IP核；基于所述加固方式指示信息及所述待加固BRAM IP核，对与所述加固方式指示信息对应的预设加固单元进行调整；利用调整后的预设加固单元，对所述中间BRAM IP核进行加固，得到加固后的BRAM IP核。采用上述方案，可以实现BRAM IP高可靠加固的自动设计，大大降低加固设计的复杂度，进而提升BRAM IP核的加固效率，并减少加固错误发生。
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公开(公告)号：CN114519321B
公开(公告)日：2024-08-09
申请号：CN202011296205.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本申请实施例提供一种查找表电路及其配置方法。该查找表电路包括：第一至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、五个多路选择器、二个n输入查找表和二个加法器等。通过控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表以及算数进位逻辑模块。
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公开(公告)号：CN118350326A
公开(公告)日：2024-07-16
申请号：CN202310074865.1
申请日：2023-01-16
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/34
Abstract: 本发明公开一种FPGA电路的加固设计方法，该方法包括：生成对应FPGA器件的电路网表；确定FPGA器件中粒子满足临界电荷条件的线性电子‑空穴对浓度对应的扩散半径；根据所述电路网表和所述扩散半径生成冗余加固方案。利用本发明方案，可以提升FPGA内部核心逻辑资源的可靠性，增强FPGA内部线路的鲁棒性，同时可以减少对电路面积的消耗。
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Patent Agency Ranking
公开(公告)号：CN115204084A
公开(公告)日：2022-10-18
申请号：CN202110394742.7
申请日：2021-04-13
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 一种FPGA布线方法及装置，该方法包括：依次选取输入节点及对应的输出节点进行双向搜索布线，得到对应所述输入节点及输出节点的线网；在得到所有线网后，输出布线结果；检查所述布线结果中是否存在拥挤线网；果存在，则对所述拥挤线网拆线，并重新进行双向搜索布线，直至所述布线结果中不存在拥挤线网。利用本申请，可以在保证电路质量的情况下，有效降低布线过程的运行时间，提高布线效率。
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公开(公告)号：CN114065694A
公开(公告)日：2022-02-18
申请号：CN202010767908.0
申请日：2020-08-03
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/3953 , G06F30/392 , G06F30/347
Abstract: 本发明公开了一种FPGA布线资源图压缩方法，通过对建图得到的初始的多层图DevGraph进行多次压缩操作，依次经过EquGraph、FanoutGraph、RouGraph图数据结构，直至单层二维图结构OneLayerGraph，最终将初始的多层图压缩得到单层二维图结构，再在该单层二维图结构上通过全局布线算法进行全局布线。本发明通过压缩布线资源图，减少问题规模，加速拥挤度评估并保证拥挤度评估的准确度。
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公开(公告)号：CN112241384A
公开(公告)日：2021-01-19
申请号：CN201910654694.3
申请日：2019-07-19
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明的一种通用的高速串行差分信号分路电路及方法，包含RX端和多个TX端，RX端的CDR电路包含第一PI模块；至少一个TX端设有与第一PI模块相同的第二PI模块；CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟信号有频差的第一采样时钟且输出相位调整信息；相位调整信息直接反馈给第二PI模块，由锁相环输出时钟信号经第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；第一采样时钟经过串转并模块得到写时钟和写数据并传递给缓冲器；缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。本发明的PCS部分仅有一个缓冲器，少了十几个并行时钟周期时延，时延低；电路结构设计简单；通用性好。
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公开(公告)号：CN106328654B
公开(公告)日：2019-03-26
申请号：CN201510397765.8
申请日：2015-07-08
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/1157
Abstract: 本发明提供一种半导体器件及其形成方法。所述半导体器件包括，在半导体衬底的鳍部上方形成有且呈堆叠结构的多层沟道结构，沟道结构包括沟道绝缘层和位于沟道绝缘层上的沟道层；在多层沟道结构上方形成有横跨多层沟道结构的多个漏极结构，多个漏极结构与多层沟道层一一对应，且一个漏极结构覆盖一个沟道层的侧壁。半导体器件的结构应用在NAND存储器中，多层沟道结构中一层沟道层用于形成一个存储器单元，具有呈层叠的沟道层结构可在相同的工艺尺寸条件下增加NAND存储器的密度，从而提高半导体器件持续数据密度提升能力，进而解决现有工艺中，为了增加NAND存储器密度而减小器件尺寸，而导致相邻NAND存储器之间性能互相干扰的问题。
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公开(公告)号：CN107992635A
公开(公告)日：2018-05-04
申请号：CN201610949103.1
申请日：2016-10-26
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种FPGA的装箱方法及设备。所述方法包括：当接收到网表文件时，依据物理单元的设计规则，对所述网表文件进行修改；按照第一装箱规则，对修改后的网表文件中的各个逻辑单元进行装箱，得到多个物理单元；重复执行以下操作，直至获得满足预设条件的组作为最终的物理单元：分析当前所有组所组成的电路是否满足预设的所有约束条件，并结合当前所有组所组成的电路未满足的各个约束条件，对当前组进行合并操作，其中，所述约束条件包括两个以上。应用上述方法，可以优化FPGA的装箱过程，获得更好的装箱结果。
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