-
公开(公告)号：CN106653086B
公开(公告)日：2019-10-22
申请号：CN201510713978.7
申请日：2015-10-28
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 非易失性存储器的页缓存器电路及控制方法、存储器，包括：第一锁存器、读取电路、用于调节判断节点的电位的选择性置1电路；所述判断节点位于所述读取电路和所述选择性置1电路之间；所述第一锁存器适于存储来自外部I/O的数据，包括第一锁存点和第二锁存点；所述选择性置1电路通过第一输入端与所述第一锁存点耦接，通过第二输入端与所述第二锁存点耦接，通过输出端与所述判断节点耦接；在所述读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作。上述方案可以减小页缓存器电路的面积，提高电路可靠性。
-
公开(公告)号：CN106328654B
公开(公告)日：2019-03-26
申请号：CN201510397765.8
申请日：2015-07-08
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/1157
Abstract: 本发明提供一种半导体器件及其形成方法。所述半导体器件包括，在半导体衬底的鳍部上方形成有且呈堆叠结构的多层沟道结构，沟道结构包括沟道绝缘层和位于沟道绝缘层上的沟道层；在多层沟道结构上方形成有横跨多层沟道结构的多个漏极结构，多个漏极结构与多层沟道层一一对应，且一个漏极结构覆盖一个沟道层的侧壁。半导体器件的结构应用在NAND存储器中，多层沟道结构中一层沟道层用于形成一个存储器单元，具有呈层叠的沟道层结构可在相同的工艺尺寸条件下增加NAND存储器的密度，从而提高半导体器件持续数据密度提升能力，进而解决现有工艺中，为了增加NAND存储器密度而减小器件尺寸，而导致相邻NAND存储器之间性能互相干扰的问题。
-
公开(公告)号：CN107230677B
公开(公告)日：2019-08-16
申请号：CN201610170806.4
申请日：2016-03-24
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11517 , H01L27/11521
Abstract: 一种NAND闪存的数据单元阵列结构及其制造方法，在半导体衬底上形成鳍部，鳍部包含在竖向上层叠的源极层、沟道层和漏极层，或者包含源极层和漏极层，在鳍部上形成若干叠层结构，叠层结构包含覆盖鳍部顶部和两侧的隧穿介质层、覆盖隧穿介质层顶部和两侧的电荷陷阱层、覆盖电荷陷阱层顶部和两侧的栅介质层和覆盖在所述栅介质层的顶部和两侧的栅极，在鳍部的一端形成连接源极层的串源极，在鳍部的另一端形成连接漏极层的串漏极。本发明具有很好的工艺尺寸持续缩小能力，解决了数据单元读取干扰的问题。数据单元使用了TFET，是一个具有双栅极的器件，开关速度快，关断电流小。数据单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。
-
公开(公告)号：CN107516660B
公开(公告)日：2019-10-22
申请号：CN201610437062.8
申请日：2016-06-17
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11524 , H01L27/11551 , H01L29/10 , H01L29/423 , H01L21/28
Abstract: 一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括半导体衬底；位于所述半导体衬底上的鳍部；所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；所述第一PN叠层包括第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；所述第二PN叠层包括第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。
-
公开(公告)号：CN106847819A
公开(公告)日：2017-06-13
申请号：CN201510882991.5
申请日：2015-12-03
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11524
Abstract: 一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括：半导体衬底；位于所述半导体衬底上的第一鳍部；所述第一鳍部至少包括从下到上层叠的第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；所述第一叠层结构包括第一源层、第一沟道层和第一漏层；所述第二叠层结构包括第二源层、第二沟道层和第二漏层。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。
-
Patent Agency Ranking
公开(公告)号：CN106653086A
公开(公告)日：2017-05-10
申请号：CN201510713978.7
申请日：2015-10-28
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 非易失性存储器的页缓存器电路及控制方法、存储器，包括：第一锁存器、读取电路、用于调节判断节点的电位的选择性置1电路；所述判断节点位于所述读取电路和所述选择性置1电路之间；所述第一锁存器适于存储来自外部I/O的数据，包括第一锁存点和第二锁存点；所述选择性置1电路通过第一输入端与所述第一锁存点耦接，通过第二输入端与所述第二锁存点耦接，通过输出端与所述判断节点耦接；在所述读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作。上述方案可以减小页缓存器电路的面积，提高电路可靠性。
-
公开(公告)号：CN107230677A
公开(公告)日：2017-10-03
申请号：CN201610170806.4
申请日：2016-03-24
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11517 , H01L27/11521
CPC classification number: H01L27/115
Abstract: 一种NAND闪存的数据单元阵列结构及其制造方法，在半导体衬底上形成鳍部，鳍部包含在竖向上层叠的源极层、沟道层和漏极层，或者包含源极层和漏极层，在鳍部上形成若干叠层结构，叠层结构包含覆盖鳍部顶部和两侧的隧穿介质层、覆盖隧穿介质层顶部和两侧的电荷陷阱层、覆盖电荷陷阱层顶部和两侧的栅介质层和覆盖在所述栅介质层的顶部和两侧的栅极，在鳍部的一端形成连接源极层的串源极，在鳍部的另一端形成连接漏极层的串漏极。本发明具有很好的工艺尺寸持续缩小能力，解决了数据单元读取干扰的问题。数据单元使用了TFET，是一个具有双栅极的器件，开关速度快，关断电流小。数据单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。
-
公开(公告)号：CN106847819B
公开(公告)日：2019-10-18
申请号：CN201510882991.5
申请日：2015-12-03
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11524
Abstract: 一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括：半导体衬底；位于所述半导体衬底上的第一鳍部；所述第一鳍部至少包括从下到上层叠的第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；所述第一叠层结构包括第一源层、第一沟道层和第一漏层；所述第二叠层结构包括第二源层、第二沟道层和第二漏层。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。
-
公开(公告)号：CN107516660A
公开(公告)日：2017-12-26
申请号：CN201610437062.8
申请日：2016-06-17
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11524 , H01L27/11551 , H01L29/10 , H01L29/423 , H01L21/28
Abstract: 一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括半导体衬底；位于所述半导体衬底上的鳍部；所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；所述第一PN叠层包括第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；所述第二PN叠层包括第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。
-
公开(公告)号：CN106328654A
公开(公告)日：2017-01-11
申请号：CN201510397765.8
申请日：2015-07-08
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/115 , H01L21/8247
Abstract: 本发明提供一种半导体器件及其形成方法。所述半导体器件包括，在半导体衬底的鳍部上方形成有且呈堆叠结构的多层沟道结构，沟道结构包括沟道绝缘层和位于沟道绝缘层上的沟道层；在多层沟道结构上方形成有横跨多层沟道结构的多个漏极结构，多个漏极结构与多层沟道层一一对应，且一个漏极结构覆盖一个沟道层的侧壁。半导体器件的结构应用在NAND存储器中，多层沟道结构中一层沟道层用于形成一个存储器单元，具有呈层叠的沟道层结构可在相同的工艺尺寸条件下增加NAND存储器的密度，从而提高半导体器件持续数据密度提升能力，进而解决现有工艺中，为了增加NAND存储器密度而减小器件尺寸，而导致相邻NAND存储器之间性能互相干扰的问题。
-
-
-
-
-
-
-
-
-
Search Results
11
records
(took 0.029 seconds)
