公开(公告)号：CN109712935B

公开(公告)日：2023-11-24

申请号：CN201811228091.9

申请日：2018-10-22

Applicant: 三星电子株式会社

Inventor： 王维一 ,  M.S.罗德 ,  B.J.奥布拉多维奇 ,  洪俊顾

IPC: H01L21/8238 ,  H01L27/092 ,  H01L21/336

Abstract: 描述了一种用于提供半导体器件的方法和如此形成的器件。掺杂的半导体层沉积在半导体底层上。半导体底层的至少一部分被暴露。用于掺杂的半导体层的掺杂剂选自p型掺杂剂和n型掺杂剂。掺杂的半导体层的紫外辅助低温(UVLT)退火在一气氛中进行。该气氛选自氧化气氛和氮化气氛。氧化气氛用于n型掺杂剂。氮化气氛用于p型掺杂剂。在UVLT退火期间，牺牲层通过掺杂的半导体层形成。掺杂剂通过UVLT退火从掺杂的半导体层驱入半导体底层的所述部分中，从而形成掺杂的半导体底层。然后去除牺牲层。

公开(公告)号：CN111640463A

公开(公告)日：2020-09-08

申请号：CN202010122849.1

申请日：2020-02-27

Applicant: 三星电子株式会社

Inventor： R.M.哈彻 ,  T.拉克希特 ,  J.基特尔 ,  R.森古普塔 ,  D.帕尔 ,  洪俊顾

IPC: G11C13/00 ,  G11C11/402

Abstract: 本文公开了一种低输出电流和高开/关比的抗变化3T3R二进制权重单元和设备。权重单元包括：第一场效应晶体管(FET)和连接到第一FET的漏极的第一电阻性存储器元件；第二FET和连接到第二FET的漏极的第二电阻性存储器元件，第一晶体管的漏极FET连接到第二FET的栅极，第二FET的漏极连接到第一FET的栅极；第三FET；以及连接到第三FET的漏极的负载电阻器。

公开(公告)号：CN111640462A

公开(公告)日：2020-09-08

申请号：CN202010091338.8

申请日：2020-02-13

Applicant: 三星电子株式会社

Inventor： 莱恩·M·海雀 ,  提塔许·瑞许特 ,  乔治·凯特尔 ,  雷维基·森古普塔 ,  达尔门达·帕勒 ,  洪俊顾

IPC: G11C13/00 ,  G06N3/063

Abstract: 本发明公开一种权重单元和存储器装置。权重单元包含：第一场效应晶体管和连接到第一场效应晶体管的漏极的第一电阻式存储器元件；第二场效应晶体管和连接到第二场效应晶体管的漏极的第二电阻式存储器元件，第一场效应晶体管的漏极连接到第二场效应晶体管的栅极，且第二场效应晶体管的漏极连接到第一场效应晶体管的栅极；第三场效应晶体管和连接到第三场效应晶体管的漏极的第三电阻式存储器元件；以及第四场效应晶体管和连接到第四场效应晶体管的漏极的第四电阻式存储器元件，第三场效应晶体管的漏极连接到第四场效应晶体管的栅极，且第四场效应晶体管的漏极连接到第三场效应晶体管的栅极。

公开(公告)号：CN111106091A

公开(公告)日：2020-05-05

申请号：CN201910987642.8

申请日：2019-10-17

Applicant: 三星电子株式会社

Inventor： 洪俊顾 ,  H.西姆卡 ,  M.S.罗德

IPC: H01L23/538 ,  H01L21/48

Abstract: 本发明涉及一种半导体器件及制造其的方法。在制造半导体器件的方法中，该方法包括：在基板上形成第一导电层；在第一导电层上形成绝缘层；形成穿过绝缘层的通路以暴露第一导电层；在通路的底部上形成自组装单层(SAM)；在通路的侧壁处形成阻挡层；去除通路的底部上的SAM；以及在阻挡层和通路的底部上形成第二导电层，使得第一导电层电连接到第二导电层而在通路的底部处在第一导电层和第二导电层之间没有阻挡层。

公开(公告)号：CN109712935A

公开(公告)日：2019-05-03

申请号：CN201811228091.9

申请日：2018-10-22

Applicant: 三星电子株式会社

Inventor： 王维一 ,  M.S.罗德 ,  B.J.奥布拉多维奇 ,  洪俊顾

IPC: H01L21/8238 ,  H01L27/092 ,  H01L21/336

Abstract: 描述了一种用于提供半导体器件的方法和如此形成的器件。掺杂的半导体层沉积在半导体底层上。半导体底层的至少一部分被暴露。用于掺杂的半导体层的掺杂剂选自p型掺杂剂和n型掺杂剂。掺杂的半导体层的紫外辅助低温(UVLT)退火在一气氛中进行。该气氛选自氧化气氛和氮化气氛。氧化气氛用于n型掺杂剂。氮化气氛用于p型掺杂剂。在UVLT退火期间，牺牲层通过掺杂的半导体层形成。掺杂剂通过UVLT退火从掺杂的半导体层驱入半导体底层的所述部分中，从而形成掺杂的半导体底层。然后去除牺牲层。

公开(公告)号：CN109214510A

公开(公告)日：2019-01-15

申请号：CN201810728290.X

申请日：2018-07-05

Applicant: 三星电子株式会社

Inventor： 玻那·乔斯·哦拉都比 ,  洪俊顾 ,  雷维基·森古普塔 ,  提塔许·瑞许特 ,  乔治·亚德里安·凯特尔 ,  麦克·史帝芬·罗德尔 ,  莱恩·麦可·海雀

IPC: G06N3/063

CPC classification number: G06N3/063 ,  H01L29/40111 ,  H01L29/42392 ,  H01L29/78391 ,  H01L29/785

Abstract: 本发明提供一种神经形态多位式数字权重单元，被配置成存储人工神经网络中的神经元的一系列潜在权重。所述神经形态多位式数字权重单元包括并联单元，所述并联单元包括一系列无源电阻器以及一系列门控晶体管，所述一系列无源电阻器是并联的。所述一系列门控晶体管中的每一个门控晶体管与所述一系列无源电阻器中的一个无源电阻器串联。所述神经形态多位式数字权重单元还包括：一系列编程输入线，所述一系列编程输入线连接到所述一系列门控晶体管；输入端子，连接到所述并联单元；以及输出端子，连接到所述并联单元。如此可使得准确性更好且与具有权重的不均匀分布的神经形态多位式数字权重单元相比为实现相同的准确性所需的神经元数目更少。