公开(公告)号：CN1979369A

公开(公告)日：2007-06-13

申请号：CN200610153133.8

申请日：2006-12-08

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树 ,  中村正行 ,  田中均

IPC: G05F3/30

CPC classification number: G05F3/30

Abstract: 一种基准电压产生电路，能降低差动放大器的偏置的影响，对应低电压化。包含电阻(R0、R0、R3)、差动放大器(A1)、晶体管(Q1、Q2、Q3)，晶体管(Q1、Q2)的集电极与差动放大器的差动输入端子连接，电阻(R0、R0、R3)的一端与差动放大器A1的输出共连，2个电阻(R0)的另一端与Q1、Q2的集电极连接，电阻(R1)的另一端与Q3的集电极及基极连接，Q3的基极与Q1、Q2的基极连接，其中，Q1、Q2的发射极尺寸比设定为1∶N，输出在电阻(R1)中重叠流过与Q1或Q2的集电极电流大体上相等的电流和具有比它大的正的温度系数的电流而在电阻(R1)的两端产生的电压和Q3的基极－发射极间电压(VBE3)相加所得的电压。

公开(公告)号：CN1956338A

公开(公告)日：2007-05-02

申请号：CN200610136506.0

申请日：2006-10-24

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树 ,  泷下隆治

IPC: H03L7/08 ,  H03L7/081 ,  H03K5/13 ,  H03K5/135 ,  H03K19/00 ,  H03K19/0185 ,  G11C7/22 ,  G11C11/406 ,  G11C11/4076

CPC classification number: H03K5/131 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/22 ,  G11C7/222 ,  H03L7/0812

Abstract: 将通过ZQ校准结果使延迟量可变的延迟量可变电路(8)插入到DQ复制系统的路径中。使DQ复制系统的路径的延迟量可变，并进行调整，使DQ缓冲系统和DQ复制系统的时序偏差保持固定。ZQ校准结果对应于温度、电压、制造波动而变动，因此通过获得与这些变动对应的延迟量，获得可使偏差保持固定的高精度的DLL电路及具有该DLL电路的半导体装置。

公开(公告)号：CN1955746A

公开(公告)日：2007-05-02

申请号：CN200610143203.1

申请日：2006-10-30

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树 ,  泷下隆治

IPC: G01R29/00 ,  G01R29/02 ,  H03K5/156 ,  H03L7/00 ,  H03L7/08 ,  G11C7/10 ,  G11C7/22

CPC classification number: H03L7/0814 ,  H03K5/1565 ,  H03L7/07 ,  H03L7/085

Abstract: 使时钟一边的电平检测延迟半个周期，使占空比检测为两个周期一次。在延迟期间内使共用接点的电位为初期设定值，从而可检测精确的占空比。在2分频方式的DLL电路中，按偶数、奇数周期分别具有占空比检测电路，对偶数、奇数周期检测各自的占空比。通过该构成，可得到能够对时钟精确地进行时序调整的DLL电路和半导体装置。

公开(公告)号：CN1953099A

公开(公告)日：2007-04-25

申请号：CN200610136041.9

申请日：2006-10-20

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树 ,  久保内修一 ,  黑木浩二

IPC: G11C11/4093 ,  G11C11/4076 ,  G11C7/10

CPC classification number: G11C11/4076 ,  G11C7/22 ,  G11C7/222

Abstract: 本发明的同步型半导体存储装置，包括：时钟发生器，将外部时钟双分频，生成相位互相偏差180°的正相/反相时钟；命令解码器，将外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，可在外部时钟的预定的时钟周期数的范围内，选择性地设定具有外部时钟的偶数倍/奇数倍周期的偶数延迟/奇数延迟；延迟计数器，包括根据正相/反相时钟顺次将通过正相/反相时钟取入的命令信号移位、并且可根据时钟周期数切换控制信号路径的第一/第二计数器电路；第一控制单元，进行控制，以在设定偶数延迟时，以使通过正相时钟取入的命令信号仅经由上述第一计数器电路、且使通过反相时钟取入的命令信号仅经由第二计数器电路的方式构成信号路径，对相当于偶数延迟的时钟周期数进行计数；以及第二控制单元，进行控制，以在设定奇数延迟时，以将通过正相时钟取入的命令信号从第一计数器电路移位到第二计数器电路、且将通过反相时钟取入的命令信号从第二计数器电路移位到第一计数器电路的方式构成信号路径，对相当于奇数延迟的时钟周期数进行计数。

公开(公告)号：CN1945737A

公开(公告)日：2007-04-11

申请号：CN200610142083.3

申请日：2006-10-08

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树

IPC: G11C11/4076

CPC classification number: G11C7/22 ,  G11C7/1045 ,  G11C11/4076

Abstract: 一种用于半导体器件的等待时间计数器包括单循环信号发生器和命令延迟电路。该单循环信号发生器根据内部时钟信号周期性地产生第零至第n基信号。该命令延迟电路包括第零至第n锁存元件，而且响应第q基信号(q是整数，0≤q≤n)，利用第p锁存元件(p是整数，0≤p≤n)，它锁存内部命令，而且响应第r基信号(r是整数，0≤r≤n)，其中如果q+s≤n，则r＝q+s，而如果q+s＞n，则r＝q+s－(n+1)，s是等于或者小于n的自然数，通过其输出对应于等待时间超时信号的锁存内部命令。

公开(公告)号：CN1897155A

公开(公告)日：2007-01-17

申请号：CN200610101909.1

申请日：2006-07-11

Applicant: 尔必达存储器株式会社

Inventor： 塚田修一

IPC: G11C11/34

CPC classification number: G11C7/12 ,  G11C11/4074 ,  G11C11/4094 ,  G11C29/83

Abstract: 本发明的电流限制电路，具备：包含源极被施加给定的电源电压，经由漏极而供给输出电流的第1PMOS晶体管，把该输出电流的大小限制在给定的限制电流的范围内的电流限制元件；以及通过进行反馈控制，使得在动作特性大体上与第1PMOS晶体管相同的第2PMOS晶体管中流过了给定的电流的状态下，给定的电源电压和向第1PMOS晶体管供给的栅极电压的差与第2PMOS晶体管的阈值电压一致，从而产生所述栅极电压的栅极电压产生电路。

公开(公告)号：CN1283007C

公开(公告)日：2006-11-01

申请号：CN03155096.7

申请日：2003-08-27

Applicant: 尔必达存储器株式会社 ,  株式会社日立制作所

Inventor： 山田悟 ,  永井亮 ,  大汤静宪 ,  中邑良一 ,  高浦则克

IPC: H01L27/092 ,  H01L27/105 ,  H01L21/8234

CPC classification number: H01L27/10891 ,  H01L21/28061 ,  H01L21/823842 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/4941 ,  H01L29/7833

Abstract: 在具有三个和多个不同费米能级的多晶硅栅电极结构的半导体装置中，具有最低费米能级的P型多晶硅在第一N型表面沟道MOS晶体管上；具有最高费米能级的第一N型多晶硅在第二N型表面沟道MOS晶体管上，和具有在最高费米能级和最低费米能级之间的中间费米能级的，并用N型杂质和P型杂质掺杂的第二N型多晶硅在P沟道MOS晶体管上。

公开(公告)号：CN1841551A

公开(公告)日：2006-10-04

申请号：CN200610071011.4

申请日：2006-03-30

Applicant: 尔必达存储器株式会社 ,  株式会社日立制作所

Inventor： 关口知纪 ,  大坂英树 ,  井户立身 ,  永岛靖 ,  片桐光昭 ,  安生一郎

IPC: G11C5/00 ,  G11C5/06

CPC classification number: G11C8/12 ,  G11C5/02 ,  G11C5/04 ,  G11C11/4074 ,  G11C11/4096 ,  H01L24/50

Abstract: 一种半导体存储器使用基础基片(101)，所述基础基片(101)具有命令/地址外部终端组(CA)、数据输入/输出外部终端组(DQ)、以及单个芯片选择外部终端(CS)，并且该半导体存储器还包括安装在基础基片(101)上的多个存储芯片(110到113)，每个所述存储芯片都能够单独地执行读写操作。终端(CA、DQ以及CS)连接到接口芯片(120)。接口芯片(120)具有芯片选择信号发生电路，其在经由终端(CA)馈送的地址信号的基础上以及经由终端(CS)馈送的芯片选择信号的基础上，能够单独地激活多个存储芯片(110到113)。

公开(公告)号：CN1835224A

公开(公告)日：2006-09-20

申请号：CN200610059662.1

申请日：2006-03-17

Applicant: 尔必达存储器株式会社

Inventor： 内山士郎

IPC: H01L23/52 ,  H01L23/485 ,  H01L27/00

CPC classification number: H01L25/0657 ,  H01L23/481 ,  H01L2224/05001 ,  H01L2224/05009 ,  H01L2224/05567 ,  H01L2224/0557 ,  H01L2224/16 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/3011 ,  H01L2224/05599 ,  H01L2224/05099

Abstract: 穿透半导体基片并且与半导体基片绝缘隔离的贯通电极包括内部贯通电极、四边形环状半导体以及外围贯通电极。四边形环状半导体围绕内部贯通电极形成，并且外围贯通电极围绕四边形环状半导体形成。

公开(公告)号：CN1829083A

公开(公告)日：2006-09-06

申请号：CN200610009347.8

申请日：2006-02-28

Applicant: 尔必达存储器株式会社

Inventor： 广部后纪 ,  石川透

IPC: H03K5/13 ,  H03K17/28

CPC classification number: G05F1/56 ,  H03K5/133 ,  H03K2005/00032 ,  H03K2005/0013

Abstract: 一种延迟电路，其具有由NMOS或PMOS晶体管支配的电路结构。所述延迟电路被供应作为电源电压的电源电压递降电路的输出电压，所述电源电压递降电路具有：电平生成电路，用于生成基准电压，其通过偏移电压和制造变化相关电压获得；以及m倍电压生成电路。一种半导体装置包括所述延迟电路。