公开(公告)号：CN1627521B

公开(公告)日：2010-05-26

申请号：CN200410100687.2

申请日：2004-12-08

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树 ,  久保内修一

IPC: G11C7/22 ,  G11C11/34 ,  H01L27/108 ,  H01L27/10

CPC classification number: G11C7/109 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4093

Abstract: 在一种半导体集成电路器件中，一个写命令译码器对写命令进行译码并输出译码脉冲。一个命令计数器电路对译码脉冲进行计数，作为命令的数目。一个锁存器电路响应来自命令计数器电路的计数输出而锁存写地址。一个延迟计数器电路响应译码脉冲对延迟进行计数。该半导体集成电路器件还包括一个用于当延迟计数器电路的计数值超过预定延迟值时接通一个列选择控制信号的电路，以及一个用于响应接通的列选择控制信号而输出由锁存器锁存的地址作为列地址的电路。该半导体集成电路器件响应接通的列选择控制信号而对列地址执行写操作。

公开(公告)号：CN100585735C

公开(公告)日：2010-01-27

申请号：CN200610136041.9

申请日：2006-10-20

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树 ,  久保内修一 ,  黑木浩二

IPC: G11C11/4093 ,  G11C11/4076 ,  G11C7/10

CPC classification number: G11C11/4076 ,  G11C7/22 ,  G11C7/222

Abstract: 本发明的同步型半导体存储装置，包括：时钟发生器，生成相位互相偏差180°的正相/反相时钟；命令解码器，将外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，选择性地设定偶数延迟/奇数延迟；延迟计数器，包括第一/第二计数器电路；第一控制单元，在设定偶数延迟时，以使通过正相时钟取入的命令信号仅经由第一计数器电路、且使通过反相时钟取入的命令信号仅经由第二计数器电路的方式构成信号路径；以及第二控制单元，在设定奇数延迟时，以将通过正相时钟取入的命令信号从第一计数器电路移位到第二计数器电路、且将通过反相时钟取入的命令信号从第二计数器电路移位到第一计数器电路的方式构成信号路径。

公开(公告)号：CN1953099A

公开(公告)日：2007-04-25

申请号：CN200610136041.9

申请日：2006-10-20

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树 ,  久保内修一 ,  黑木浩二

IPC: G11C11/4093 ,  G11C11/4076 ,  G11C7/10

CPC classification number: G11C11/4076 ,  G11C7/22 ,  G11C7/222

Abstract: 本发明的同步型半导体存储装置，包括：时钟发生器，将外部时钟双分频，生成相位互相偏差180°的正相/反相时钟；命令解码器，将外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，可在外部时钟的预定的时钟周期数的范围内，选择性地设定具有外部时钟的偶数倍/奇数倍周期的偶数延迟/奇数延迟；延迟计数器，包括根据正相/反相时钟顺次将通过正相/反相时钟取入的命令信号移位、并且可根据时钟周期数切换控制信号路径的第一/第二计数器电路；第一控制单元，进行控制，以在设定偶数延迟时，以使通过正相时钟取入的命令信号仅经由上述第一计数器电路、且使通过反相时钟取入的命令信号仅经由第二计数器电路的方式构成信号路径，对相当于偶数延迟的时钟周期数进行计数；以及第二控制单元，进行控制，以在设定奇数延迟时，以将通过正相时钟取入的命令信号从第一计数器电路移位到第二计数器电路、且将通过反相时钟取入的命令信号从第二计数器电路移位到第一计数器电路的方式构成信号路径，对相当于奇数延迟的时钟周期数进行计数。

公开(公告)号：CN1627521A

公开(公告)日：2005-06-15

申请号：CN200410100687.2

申请日：2004-12-08

Applicant: 尔必达存储器株式会社 ,  株式会社日立ULSI系统 ,  株式会社日立制作所

Inventor： 藤泽宏树 ,  久保内修一

IPC: H01L27/10 ,  H01L27/108 ,  G11C11/34

CPC classification number: G11C7/109 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4093

Abstract: 在一种半导体集成电路器件中，一个写命令译码器对写命令进行译码并输出译码脉冲。一个命令计数器电路对译码脉冲进行计数，作为命令的数目。一个锁存器电路响应来自命令计数器电路的计数输出而锁存写aDDRess。一个延迟计数器电路响应译码脉冲对延迟进行计数。该半导体集成电路器件还包括一个用于当延迟计数器电路的计数值超过预定延迟值时接通一个列选择控制信号的电路，以及一个用于响应接通的列选择控制信号而输出由锁存器锁存的aDDRess作为列aDDRess的电路。该半导体集成电路器件响应接通的列选择控制信号而对列aDDRess执行写操作。