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公开(公告)号：CN119486192A
公开(公告)日：2025-02-18
申请号：CN202411661217.7
申请日：2024-11-20
Applicant: 燕山大学
Abstract: 本发明公开了一种功率MOSFET及其制备方法，属于微电子技术领域。功率MOSFET，包括自下而上设置的衬底层、AlN缓冲层、Ga2O3缓冲层和Ga2O3外延层；其中，Ga2O3外延层的顶面设置有沟槽，沟槽中设置有氧化隔离层；漏电极设置在Ga2O3外延层的一侧与氧化隔离层相邻；源电极设置在Ga2O3外延层的另一侧中间区域；源电极两侧设置有第二沟槽；第二沟槽上自下而上设置有NiO层和绝缘栅介质层；绝缘栅介质层上设置有非平面栅结构的栅电极；第二沟槽和栅电极周围的间隙部分填充有第一氧化隔离层。本发明通过结构的设计以及材料的选择，解决了现有同类器件散热和栅电极漏电严重的问题，提高了器件的耐压性能。
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公开(公告)号：CN114284338A
公开(公告)日：2022-04-05
申请号：CN202111493516.0
申请日：2021-12-08
Applicant: 燕山大学
IPC: H01L29/06 , H01L29/26 , H01L29/417 , H01L21/331 , H01L29/737
Abstract: 本发明提供一种GAA结构的异质结双极晶体管及其制备方法，该晶体管为小尺寸器件，主要利用全环绕栅式场效应晶体管(GAAFET)的工艺，制备Si/SiGe异质结双极晶体管。该结构的发射区与基区形成全包围式异质发射结，基区与集电区形成全包围式集电结，有效增加了发射结的注入效率和集电区抽取载流子的能力。对于Si/SiGe异质结，可以通过调节SiGe材料带隙宽度的变化来对载流子进行有效控制；通过提高SiGe基区的掺杂浓度使器件得到较高的Early电压，减小基极电阻，减弱大注入效应；通过减薄基区厚度大幅缩短基区渡越时间，可实现超高频、超高速和低噪声的优异性能。
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公开(公告)号：CN108766967B
公开(公告)日：2021-05-28
申请号：CN201810498879.5
申请日：2018-05-23
Applicant: 燕山大学
IPC: H01L27/092 , H01L21/8238
Abstract: 一种平面复合应变Si/SiGe CMOS器件及制备方法，选取晶向为100的N掺杂的单晶Si衬底；在衬底上外延一层Ge组分渐变的SiGe层；在SiGe层表面外延一层Si0.85Ge0.15层；光刻Si0.85Ge0.15虚拟衬底右侧区域，赝晶生长一层应变Si0.69Ge0.30C0.01层；光刻应变Si0.69Ge0.30C0.01层，在两端嵌入Si0.5Ge0.5层，采用CMP技术将器件表面平面化；赝晶生长一层应变Si层；在器件中部形成STI结构；光刻并进行离子注入形成P阱和N阱；淀积栅氧化层和NMOS多晶硅层并光刻形成NMOS栅结构；在NMOS的两端形成嵌入SiC层，进行离子注入形成源/漏区；淀积PMOS多晶硅栅，光刻多晶硅栅，利用自对准工艺形成PMOS的源/漏区。本发明在NMOS和PMOS沟道区同时采用单轴和双轴复合应变，大幅度提高载流子的移率和器件工作速度，整个器件均采用平面工艺，和已有的硅工艺兼容，可实现大规模集成。
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公开(公告)号：CN111490096B
公开(公告)日：2021-04-27
申请号：CN202010219080.5
申请日：2020-03-25
Applicant: 燕山大学
IPC: H01L29/737 , G06F30/39
Abstract: 本发明公开了一种复合应变Si/SiGe异质结双极晶体管大信号等效电路模型，属于半导体集成电路技术领域，包括本征NPN晶体管单元，寄生衬底PNP晶体管单元，衬底匹配网络单元，BC寄生等效电路单元，BE寄生等效电路单元，以及发射区、基区和集电区寄生等效电阻。本发明能精确反映异质结双极晶体管器件物理本质，准确的模拟器件特性，且参数少、提取过程简单，同时可以将所建立的等效电路模型嵌入仿真软件，适用于模拟高频集成电路仿真设计。
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Patent Agency Ranking
公开(公告)号：CN108649067A
公开(公告)日：2018-10-12
申请号：CN201810437234.0
申请日：2018-05-09
Applicant: 燕山大学
IPC: H01L29/737 , H01L29/08 , H01L29/10 , H01L21/331
Abstract: 本发明公开了一种太赫兹SOI复合应变Si/SiGe异质结双极晶体管及制备方法，在SOI结构两端形成STI隔离区结构；在衬底表面淀积绝缘介质用以定义有源区位置；在有源区依次外延双轴应变Si1-xGex基区和Si帽层；利用自对准工艺在所述有源区进行刻蚀，并选择性外延Si1-yGey层；在器件表面淀积氮化物和氧化层，在氧化层上淀积多晶硅作为发射极；刻蚀氮化物，进而选择性外延多晶SiGe作为非本征基区；分别刻蚀发射极、非本征基区和集电区以形成发射极、基极和集电极接触。本发明能够提高器件的高频特性，由于采用了SOI结构，提高了集电结的击穿电压，进而提高器件的功率特性，可实现混合高压高速器件的集成。
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公开(公告)号：CN108630748A
公开(公告)日：2018-10-09
申请号：CN201810437561.6
申请日：2018-05-09
Applicant: 燕山大学
IPC: H01L29/737 , H01L29/06 , H01L21/331
Abstract: 一种全平面太赫兹复合应变Si/SiGe异质结双极晶体管及制备方法，在N-Si衬底两端形成STI隔离区；掺杂As形成N+亚集电区；在衬底表面淀积绝缘介质；外延一层本征单晶硅层作为集电区；非选择性外延Si缓冲层、掺C的Si1-xGex层、Si帽层；在Si帽层上面依次淀积氧化层-氮化层-氧化层；选择性注入集电极；生长发射极内侧墙；淀积多晶硅发射极；生长发射极外侧墙；在非选择性外延层结构的两端采用嵌入式SiGe技术选择性外延Si1-yGey层；采用发射极作掩膜淀积抬升的多晶硅非本征基区；刻蚀以定义基极和发射极的位置；淀积硅化物形成发射极、基极和集电极接触。本发明提高载流子的迁移率，提高器件工作速和集电区击穿电压，降低有源区的沟道宽度，缩小器件横向尺寸，抑制电流集边效应。
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公开(公告)号：CN107342319A
公开(公告)日：2017-11-10
申请号：CN201710473915.8
申请日：2017-06-21
Applicant: 燕山大学
IPC: H01L29/737 , H01L29/08 , H01L29/10 , H01L21/331
Abstract: 一种复合应变Si/SiGe异质结双极晶体管及其制备方法，所述晶体管选取晶向为(100)的单晶Si衬底；在所述单晶Si衬底的上部两端形成STI隔离区结构；在衬底表面淀积绝缘介质用以定义有源区位置；在有源区依次外延Si集电区、双轴应变Si1-xGex基区和Si发射区；利用自对准工艺在所述有源区进行刻蚀，并选择性外延掺杂C的Si1-yGey；在Si1-yGey表面淀积一层多晶硅作为基极，在基极表面热生长一层绝缘层，在基极绝缘层上淀积多晶硅作为发射极。本发明提高了载流子的迁移率和器件的工作速度，也提高了集电区的击穿电压，实现了混合高速高压器件的集成，满足太赫兹频段对核心器件性能的要求。
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公开(公告)号：CN110867486B
公开(公告)日：2020-11-20
申请号：CN201911141243.6
申请日：2019-11-20
Applicant: 燕山大学
IPC: H01L29/737 , H01L29/267 , H01L21/331
Abstract: 本发明提供一种高压太赫兹应变SiGe/InGaP异质结双极晶体管及其制备方法。InGaP材料具备InP材料高的载流子迁移率和GaP材料宽的禁带宽度特性，因此本发明利用InGaP作为集电区，可以同时提高器件的频率和功率特性，使得该器件可以实现太赫兹频段芯片的系统集成，进一步的本发明利用“能带工程”的优势，采用In1‑xGaxP(x＝0～1)作为SiGe‑HBT的集电区材料，适当的选择In和Ga的组分摩尔比x，使得其和亚集电区材料SiGe具有相同的晶格常数，可以有效地提高InGaP和SiGe材料的界面特性。
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公开(公告)号：CN108766967A
公开(公告)日：2018-11-06
申请号：CN201810498879.5
申请日：2018-05-23
Applicant: 燕山大学
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L27/0928 , H01L21/823807
Abstract: 一种平面复合应变Si/SiGe CMOS器件及制备方法，选取晶向为100的N掺杂的单晶Si衬底；在衬底上外延一层Ge组分渐变的SiGe层；在SiGe层表面外延一层Si0.85Ge0.15层；光刻Si0.85Ge0.15虚拟衬底右侧区域，赝晶生长一层应变Si0.69Ge0.30C0.01层；光刻应变Si0.69Ge0.30C0.01层，在两端嵌入Si0.5Ge0.5层，采用CMP技术将器件表面平面化；赝晶生长一层应变Si层；在器件中部形成STI结构；光刻并进行离子注入形成P阱和N阱；淀积栅氧化层和NMOS多晶硅层并光刻形成NMOS栅结构；在NMOS的两端形成嵌入SiC层，进行离子注入形成源/漏区；淀积PMOS多晶硅栅，光刻多晶硅栅，利用自对准工艺形成PMOS的源/漏区。本发明在NMOS和PMOS沟道区同时采用单轴和双轴复合应变，大幅度提高载流子的移率和器件工作速度，整个器件均采用平面工艺，和已有的硅工艺兼容，可实现大规模集成。
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