公开(公告)号：CN117525124A

公开(公告)日：2024-02-06

申请号：CN202211023078.6

申请日：2022-08-25

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 布施香织 ,  河村圭子 ,  末代知子 ,  岩鍜治阳子 ,  罇贵子 ,  系数裕子

IPC: H01L29/739

Abstract: 半导体装置中，第一导电型的第一电极设于半导体部背面。第二导电型的第二电极设于半导体部。第二导电型的第三电极配置于第一沟槽的内部，第一绝缘膜覆盖其内表面且位于半导体部与第三电极间。第一导电型的第四电极配置于第二沟槽的内部，第二绝缘膜覆盖其内表面且位于半导体部与第四电极间。第一半导体层在第一、第二电极间延伸。第二半导体层设于第一半导体层与第二电极间且在第三、第四电极间延伸。第三半导体层在第二半导体层与第二电极间局部设于第二半导体层且第二导电型杂质的浓度比其高。在第三、第四电极间，第四半导体层位于第二半导体层，第二半导体层包含第三、第四半导体层间的部分。第二电极在上述表面与第二及第三半导体层连接。

公开(公告)号：CN115810662A

公开(公告)日：2023-03-17

申请号：CN202111611306.7

申请日：2021-12-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 罇贵子 ,  末代知子 ,  岩鍜治阳子 ,  系数裕子 ,  布施香织 ,  河村圭子 ,  大麻浩平

IPC: H01L29/739 ,  H01L29/06

Abstract: 实施方式的半导体装置具备半导体部、第一电极、第二电极以及控制电极。所述半导体部设置于所述第一电极与所述第二电极之间，包含第一导电型的第一层以及第三层、以及第二导电型的第二层、第四层以及第五层。所述第一层在所述第一电极与所述第二电极之间延伸，所述第二层设置于所述第一半导体层与所述第二电极之间，所述第三半导体层设置于所述第二层与所述第二电极之间，所述第四层设置于所述第一层与所述第一电极之间。所述半导体部具有包含所述控制电极、所述第二层及所述第三层的有源区域和包围所述有源区域的终端区域。所述5层在所述终端区域中设置于所述第一半导体层中。

公开(公告)号：CN114203811A

公开(公告)日：2022-03-18

申请号：CN202110207897.5

申请日：2021-02-24

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 诹访刚史 ,  末代知子 ,  岩鍜治阳子 ,  系数裕子 ,  罇贵子

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/08 ,  H01L29/40

Abstract: 实施方式涉及半导体装置及其控制方法。半导体装置具备第一导电型的第一半导体层、设置在第一半导体层上的第二导电型的第二半导体层、选择性地设置在第二半导体层上的第一导电型的第三半导体层、选择性地设置在第二半导体层上并与第三半导体层并排的第二导电型的第四半导体层及第二导电型的第五半导体层。第一半导体层位于第二半导体层与第五半导体层之间。第四半导体层在与第二半导体层的上表面平行的平面内，第四半导体层的面积具有比第三半导体层的面积大的面积。半导体装置还具备：控制电极，设置在从第三半导体层的上表面至第一半导体层中的深度的沟道的内部；第一电极，与第三半导体层电连接；及第二电极，与第四半导体层电连接。

公开(公告)号：CN113497033A

公开(公告)日：2021-10-12

申请号：CN202010666280.5

申请日：2020-07-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 系数裕子 ,  末代知子 ,  岩鍜治阳子 ,  罇贵子

IPC: H01L27/06 ,  H01L29/06

Abstract: 实施方式提供一种能够降低恢复损耗的半导体装置及其控制方法。实施方式的半导体装置具备半导体部、设于所述半导体部的背面上的第一电极、设于所述半导体部的表面上的第二电极、以及设于所述半导体部与所述第二电极之间控制电极。所述控制电极配置在设于所述半导体部的沟槽的内部，通过第一绝缘膜与所述半导体部电绝缘。所述半导体部包括第一导电型的第一层、第二导电型的第二层、以及第二导电型的第三层。所述第一层在所述第一电极与所述第二电极之间延伸。所述第二层设于所述第一层与所述第二电极之间，并与所述第二电极连接。所述第三层设于所述第一层与所述第二电极之间，并与所述第二层及所述第一绝缘膜相接。

公开(公告)号：CN105977293A

公开(公告)日：2016-09-28

申请号：CN201510556279.6

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 古川千里 ,  小川雅章 ,  罇贵子 ,  西脇若菜

IPC: H01L29/778 ,  H01L29/06 ,  H01L29/66

CPC classification number: H01L29/32 ,  H01L21/02458 ,  H01L21/02502 ,  H01L21/0254 ,  H01L21/02647 ,  H01L29/0653 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/41758 ,  H01L29/66462 ,  H01L29/7787 ,  H01L29/778 ,  H01L29/0684

Abstract: 本发明的实施方式提供一种缺陷产生受到抑制的半导体装置及其制造方法。实施方式的半导体装置具备：衬底；第一氮化物半导体层，其设置于所述衬底上；第二氮化物半导体层，其设置于所述第一氮化物半导体层上；第三氮化物半导体层，其设置于所述第二氮化物半导体层上；电极，其设置于所述第三氮化物半导体层上；及绝缘层，其设置于所述第一氮化物半导体层与所述第二氮化物半导体层之间，且选择性地设置于所述电极下。

公开(公告)号：CN1929302A

公开(公告)日：2007-03-14

申请号：CN200610115959.5

申请日：2006-08-21

Applicant: 株式会社东芝

Inventor： 罇贵子 ,  柴田浩延

IPC: H03H9/15 ,  H03H3/02 ,  H01L41/00 ,  H01L41/08

CPC classification number: H03H3/02 ,  H03H9/105 ,  H03H9/173 ,  H03H9/174 ,  H03H2003/021 ,  H03H2003/023

Abstract: 一种薄膜体声谐振器包括具有通孔的衬底，所述通孔通过在与所述衬底顶面相反的所述衬底底面上的开口被限定。所述开口的宽度大于在所述顶面处的宽度。底电极设置在所述通孔上方，并在所述顶面上方延伸。在所述底电极上设置压电膜。在所述压电膜上设置顶电极，以便面对所述底电极。从所述底面将密封板插入到所述通孔中，以便密封所述开口。

公开(公告)号：CN104916680A

公开(公告)日：2015-09-16

申请号：CN201410423137.8

申请日：2014-08-26

Applicant: 株式会社东芝

Inventor： 罇贵子

IPC: H01L29/778 ,  H01L21/335

CPC classification number: H01L29/0611 ,  H01L21/28575 ,  H01L29/2003 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/452 ,  H01L29/7786

Abstract: 本发明提供一种高耐压的半导体装置。根据1个实施方式，半导体装置具备第一半导体层、第一电极和第二电极。上述第一电极设在上述第一半导体层之上。上述第二电极设在上述第一半导体层之上，在与从上述第一半导体层朝向上述第一电极的第一方向交叉的第二方向上与上述第一电极分离。上述第一电极包含第一电极层和第二电极层，该第一电极层包含第一金属，该第二电极层设在上述第一电极层与上述第一半导体层之间，并包含与上述第一金属相比熔点低的第二金属。上述第一电极层与上述第二电极之间的沿上述第二方向的第一距离比上述第二电极层与上述第二电极之间的沿上述第二方向的距离短。

公开(公告)号：CN104916666A

公开(公告)日：2015-09-16

申请号：CN201410424591.5

申请日：2014-08-26

Applicant: 株式会社东芝

Inventor： 罇贵子 ,  M·戈帕尔

IPC: H01L29/417 ,  H01L21/28 ,  H01L29/778 ,  H01L21/335

CPC classification number: H01L29/452 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/7786

Abstract: 一种半导体装置及其制造方法，该半导体装置包括第1半导体层和第1电极。上述第1半导体层包括含有第1金属的氮化物半导体。上述第1电极包括第1区域、第2区域及第3区域。上述第1区域含有上述第1金属与相对于上述第1半导体层具有还原性的第2金属的化合物、或上述第1金属与上述第2金属的合金。上述第2区域设置在上述第1半导体层与上述第1区域之间，含有上述第1金属及上述第2金属。上述第3区域含有上述第1金属与氮的化合物，设置在上述第1半导体层与上述第2区域之间。上述第1电极与上述第1半导体层接触地设置。

公开(公告)号：CN104518020A

公开(公告)日：2015-04-15

申请号：CN201410420992.3

申请日：2014-08-25

Applicant: 株式会社东芝

Inventor： 罇贵子

IPC: H01L29/778 ,  H01L21/335 ,  H01L29/49

CPC classification number: H01L23/60 ,  H01L24/05 ,  H01L29/2003 ,  H01L29/41758 ,  H01L29/42316 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/7786 ,  H01L2224/48091 ,  H01L2224/73265 ,  H01L2224/92247 ,  H01L2924/12032 ,  H01L2924/12042 ,  H01L2924/13091 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本实施方式提供一种能够不妨碍元件动作且不伴随元件面积增大地提高ESD耐性的半导体元件。根据一个实施方式，提供具备第一半导体层、第二半导体层、第一电极、第二电极、控制电极、结合区部、绝缘层和导电体的半导体元件。上述第二半导体层设在上述第一半导体层之上。上述第一电极以及上述第二电极设在上述第二半导体层之上。上述控制电极设在上述第二半导体层之上。上述结合区部设在上述第二半导体层之上，并与上述控制电极电连接。上述绝缘层设在上述第二半导体层之上，具有开口部。上述导电体以将上述开口部的至少一部分覆盖的方式设在上述绝缘层上。

公开(公告)号：CN104916678A

公开(公告)日：2015-09-16

申请号：CN201410305208.4

申请日：2014-06-30

Applicant: 株式会社东芝

Inventor： 安本恭章 ,  梁濑直子 ,  阿部和秀 ,  内原士 ,  齐藤泰伸 ,  仲敏行 ,  吉冈启 ,  小野祐 ,  大野哲也 ,  藤本英俊 ,  增子真吾 ,  古川大 ,  八木恭成 ,  汤元美树 ,  饭田敦子 ,  村上友佳子 ,  罇贵子

IPC: H01L29/778 ,  H01L29/06

CPC classification number: H01L29/408 ,  H01L29/2003 ,  H01L29/423 ,  H01L29/7786

Abstract: 本发明提供抑制电气特性的变动的半导体装置。实施方式的半导体装置具备：GaN系半导体层；设置在GaN系半导体层上的源极；设置在GaN系半导体层上的漏极；在源极与漏极之间的、设置在GaN系半导体层上的栅极；以及在栅极与漏极之间与GaN系半导体层接触地设置的第1导电层。