公开(公告)号：CN103325828B

公开(公告)日：2016-03-23

申请号：CN201210315907.8

申请日：2012-08-30

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  齐藤泰伸 ,  藤本英俊 ,  吉冈启 ,  大野哲也 ,  仲敏行

IPC: H01L29/78 ,  H01L29/20

CPC classification number: H01L27/0727 ,  H01L21/8252 ,  H01L27/0207 ,  H01L27/0605 ,  H01L27/0629 ,  H01L29/0619 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/41758 ,  H01L29/7786 ,  H01L29/872 ,  H01L2924/0002 ,  H02M3/155 ,  H02M3/33569 ,  H02M2001/007 ,  H01L2924/00

Abstract: 根据1个实施方式，氮化物半导体元件具备：导电性基板；第1氮化物半导体层，直接或经由缓冲层设在导电性基板之上，由无掺杂的氮化物半导体构成；第2氮化物半导体层，设在第1氮化物半导体层之上，由具有比第1氮化物半导体层大的带隙的无掺杂或n型的氮化物半导体构成；异质结场效应晶体管，具有源电极、漏电极及栅电极；肖特基势垒二极管，具有阳电极及阴电极；第1及第2元件分离绝缘层；框架电极。该框架电极与源电极及导电性基板电连接，将异质结场效应晶体管及肖特基势垒二极管的外周包围。

公开(公告)号：CN102694019B

公开(公告)日：2015-04-22

申请号：CN201110255497.8

申请日：2011-08-31

Applicant: 株式会社东芝

Inventor： 吉冈启 ,  齐藤泰伸 ,  藤本英俊 ,  大野哲也 ,  斋藤涉 ,  杉山亨

IPC: H01L29/778 ,  H01L21/335

CPC classification number: H01L29/7787 ,  H01L23/3171 ,  H01L29/0661 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/41758 ,  H01L29/4236 ,  H01L29/66462 ,  H01L29/7786 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供氮化物半导体器件及其制造方法。氮化物半导体器件具备第1半导体层、第2半导体层、第1电极、第2电极、第3电极、第1绝缘膜和第2绝缘膜。第2半导体层设置在第1半导体层之上。第2半导体层包含具有比第1半导体层的禁带宽度还宽的禁带宽度的氮化物半导体。第2半导体层具有孔部。第1电极设置在孔部内。第2电极设置在第2半导体层之上。第3电极在第2半导体层之上，在第2电极之间夹着第1电极地设置，与第2半导体层电连接。第1绝缘膜是含有氧的膜。第1绝缘膜设置在第1电极和孔部的内壁之间及第1电极和第2电极之间，与第3电极分离设置。第2绝缘膜是含有氮的膜。第2绝缘膜在第1电极和第3电极之间与第2半导体层相接地设置。

公开(公告)号：CN1164934A

公开(公告)日：1997-11-12

申请号：CN96191004.6

申请日：1996-08-30

Applicant: 株式会社东芝

Inventor： 新田康一 ,  藤本英俊 ,  石川正行

IPC: H01L33/00

CPC classification number: H01L33/32 ,  H01L33/007 ,  Y10S438/93

Abstract: 一种通过较少步骤的工艺过程制造氮化镓型蓝色发光器件的方法。该器件包括这样一个多层结构，它包含一个用第一导电类型杂质掺杂的第一氮化镓半导体层、一个实质上本征的氮化镓半导体活性层和一个用与第一导电类型相反的第二导电类型杂质掺杂的第二氮化镓半导体层。在该器件的制造中，第一和第二氮化镓半导体层及氮化镓半导体活性层是通过高温CVD形成的，并且随后被留在一种惰性气体中以便自然冷却。

公开(公告)号：CN103000682B

公开(公告)日：2015-11-18

申请号：CN201210061235.2

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  齐藤泰伸 ,  藤本英俊 ,  吉冈启 ,  大野哲也

IPC: H01L29/778

CPC classification number: H01L29/7786 ,  H01L29/1066 ,  H01L29/1075 ,  H01L29/1087 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/7783

Abstract: 本发明的实施方式的氮化物半导体器件，具备：由AlxGa1-xN构成的第1半导体层(4)，其中，0≤x＜1；由AlyGa1-yN构成的第2半导体层(5)，其中，0＜y≤1，x＜y；导电性基板(2)；第1电极(6)；第2电极(8)；及控制电极(7)。第2半导体层与第1半导体层直接接合。第1半导体层与导电性基板电连接。第1电极及第2电极与第2半导体层的表面电连接。控制电极设置于在第1电极和第2电极之间的第2半导体层的上述表面上。第1电极与Si-MOSFET102的漏电极(8a)电连接。控制电极与上述MOSFET的源电极(6a)电连接。导电性基板与上述MOSFET的栅电极(7a)电连接。

公开(公告)号：CN104916678A

公开(公告)日：2015-09-16

申请号：CN201410305208.4

申请日：2014-06-30

Applicant: 株式会社东芝

Inventor： 安本恭章 ,  梁濑直子 ,  阿部和秀 ,  内原士 ,  齐藤泰伸 ,  仲敏行 ,  吉冈启 ,  小野祐 ,  大野哲也 ,  藤本英俊 ,  增子真吾 ,  古川大 ,  八木恭成 ,  汤元美树 ,  饭田敦子 ,  村上友佳子 ,  罇贵子

IPC: H01L29/778 ,  H01L29/06

CPC classification number: H01L29/408 ,  H01L29/2003 ,  H01L29/423 ,  H01L29/7786

Abstract: 本发明提供抑制电气特性的变动的半导体装置。实施方式的半导体装置具备：GaN系半导体层；设置在GaN系半导体层上的源极；设置在GaN系半导体层上的漏极；在源极与漏极之间的、设置在GaN系半导体层上的栅极；以及在栅极与漏极之间与GaN系半导体层接触地设置的第1导电层。

公开(公告)号：CN103681858A

公开(公告)日：2014-03-26

申请号：CN201310376099.0

申请日：2013-08-26

Applicant: 株式会社东芝

Inventor： 齐藤泰伸 ,  藤本英俊 ,  大野哲也 ,  吉冈启 ,  斋藤涉 ,  仲敏行

IPC: H01L29/78 ,  H01L29/40

CPC classification number: H01L29/2003 ,  H01L21/743 ,  H01L23/3178 ,  H01L24/05 ,  H01L24/06 ,  H01L24/13 ,  H01L24/14 ,  H01L29/0657 ,  H01L29/4175 ,  H01L29/7786 ,  H01L2224/02371 ,  H01L2224/02372 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05553 ,  H01L2224/05568 ,  H01L2224/0603 ,  H01L2224/13023 ,  H01L2224/13024 ,  H01L2224/1403 ,  H01L2224/1411 ,  H01L2224/14155 ,  H01L2224/16225 ,  H01L2224/94 ,  H01L2924/00014 ,  H01L2924/12032 ,  H01L2924/12042 ,  H01L2924/00 ,  H01L2224/03 ,  H01L2224/13099

Abstract: 实施方式涉及的半导体装置具备：基板、第1半导体区域、第2半导体区域、第1电极、第2电极、控制电极、以及导通部。上述基板包含导电性区域。上述第1半导体区域包含设置于上述基板的第1面侧的AlxGa1－xN（0≤X≤1）。上述第2半导体区域包含设置于上述第1半导体区域的与上述基板相反一侧的AlYGa1－YN（0≤Y≤1，X≤Y）。上述第1电极设置于上述第2半导体区域的与上述第1半导体区域相反一侧，与上述第2半导体区域欧姆连接。上述控制电极与上述第1电极离开地设置。上述导电部电连接上述第1电极与上述导电性区域。

公开(公告)号：CN102237402A

公开(公告)日：2011-11-09

申请号：CN201110109142.8

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 吉冈启 ,  斋藤涉 ,  齐藤泰伸 ,  藤本英俊 ,  大野哲也

IPC: H01L29/778 ,  H01L29/06

CPC classification number: H01L29/7783 ,  H01L21/28264 ,  H01L21/743 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/7787 ,  H01L29/78

Abstract: 本发明的氮化物半导体元件具备：第一半导体层，其设置在基板上且含有第一导电型的氮化物半导体；第二半导体层，其设置在所述第一半导体层上、且含有具有与所述第一半导体层的表面载流子浓度相同量的表面载流子浓度的第二导电型的氮化物半导体。在所述第二半导体层上设置第三半导体层，其含有比所述第二半导体层的带隙宽度更宽的氮化物半导体。所述氮化物半导体元件进一步具备第一主电极，其与所述第二半导体层电连接；第二主电极，其与所述第一主电极隔开地设置、且与所述第二半导体层电连接；以及具备控制电极，其在所述第一主电极和所述第二主电极之间、隔着绝缘膜设置在贯通所述第三半导体层和所述第二半导体层而到达所述第一半导体层的第一沟槽的内部。

公开(公告)号：CN102237402B

公开(公告)日：2016-02-03

申请号：CN201110109142.8

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 吉冈启 ,  斋藤涉 ,  齐藤泰伸 ,  藤本英俊 ,  大野哲也

IPC: H01L29/778 ,  H01L29/06

CPC classification number: H01L29/7783 ,  H01L21/28264 ,  H01L21/743 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/7787 ,  H01L29/78

Abstract: 本发明的氮化物半导体元件具备：第一半导体层，其设置在基板上且含有第一导电型的氮化物半导体；第二半导体层，其设置在所述第一半导体层上、且含有具有与所述第一半导体层的表面载流子浓度相同量的表面载流子浓度的第二导电型的氮化物半导体。在所述第二半导体层上设置第三半导体层，其含有比所述第二半导体层的带隙宽度更宽的氮化物半导体。所述氮化物半导体元件进一步具备第一主电极，其与所述第二半导体层电连接；第二主电极，其与所述第一主电极隔开地设置、且与所述第二半导体层电连接；以及具备控制电极，其在所述第一主电极和所述第二主电极之间、隔着绝缘膜设置在贯通所述第三半导体层和所述第二半导体层而到达所述第一半导体层的第一沟槽的内部。

公开(公告)号：CN103022118B

公开(公告)日：2015-08-05

申请号：CN201210320351.1

申请日：2012-08-31

Applicant: 株式会社东芝

Inventor： 吉冈启 ,  齐藤泰伸 ,  藤本英俊 ,  大野哲也 ,  斋藤涉

IPC: H01L29/778 ,  H01L29/40

CPC classification number: H01L29/2003 ,  H01L29/0619 ,  H01L29/1066 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/7787

Abstract: 本发明的实施方式的氮化物半导体装置，具备基板（1）、第一氮化物半导体层（3）、第二氮化物半导体层（4）以及在第二氮化物半导体层上（4）设置的源电极（5）、漏电极（6）、第一栅电极（9）、肖特基电极（10）和第二栅电极（12）。在第二氮化物半导体层（4）与第一氮化物半导体层（3）之间的界面处，形成二维电子气。第一栅电极（9）是常截止型FET（20）的栅电极，设置在源电极（5）与漏电极（6）之间。肖特基电极（10）设置在第一栅电极（9）与漏电极（6）之间。第二栅电极（12）是常导通型FET（21）的栅电极，设置在肖特基电极（10）与漏电极（6）之间。

公开(公告)号：CN104465740A

公开(公告)日：2015-03-25

申请号：CN201410052440.1

申请日：2014-02-17

Applicant: 株式会社东芝

Inventor： 大野哲也 ,  齐藤泰伸 ,  藤本英俊 ,  吉冈启 ,  内原士 ,  仲敏行 ,  安本恭章 ,  梁濑直子 ,  增子真吾 ,  小野祐

IPC: H01L29/778 ,  H01L29/06

CPC classification number: H01L29/7786 ,  H01L29/0646 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7787

Abstract: 本发明提供一种对由反转层、积累层、转移等引起的泄漏电流的流动进行抑制而能够实现耐压的提高的半导体装置。根据一实施方式，半导体装置具备半导体基板和在上述半导体基板上形成的第一膜。进而上述装置具备在上述第一膜上形成的第一导电型或本征型的第一半导体层、在上述第一半导体层上形成的上述第一导电型或本征型的第二半导体层。进而上述装置具备具有与上述第一半导体层相接的第一上部、与上述第一膜相接的第二上部、位于上述第一上部与上述第二上部之间的第一侧部、以及位于上述第二上部与上述半导体基板的下部之间的第二侧部的第二导电型在内的第三半导体层。