公开(公告)号：CN114171590A

公开(公告)日：2022-03-11

申请号：CN202110835837.8

申请日：2021-07-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子 ,  系数裕子 ,  河村圭子 ,  布施香织 ,  罇贵子

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 实施方式提供能够减小开关损耗的半导体元件以及使用了该半导体元件的半导体装置。实施方式的半导体元件具备半导体部、设置在半导体部的表面上的第1电极、设置在半导体部的背面上的第2电极、在半导体部的背面上与第2电极分离设置的第3电极、以及设置在半导体部与第1电极之间的控制电极。半导体部包括第1导电型的第1层、第2导电型的第2层、第1导电型的第3层和第2导电型的第4层。第2层设置在第1层与第1电极之间，隔着第1绝缘膜与控制电极相对。第3层被选择性地设置在第2层与第1电极之间，与第1电极电连接。第4层设置在第2电极与第1层之间，与第2电极电连接。第1层在半导体部的背面与第3电极连接。

公开(公告)号：CN113451388A

公开(公告)日：2021-09-28

申请号：CN202010613778.5

申请日：2020-06-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河村圭子 ,  末代知子 ,  岩鍜治阳子 ,  布施香织

IPC: H01L29/06 ,  H01L21/8234

Abstract: 实施方式提供可靠性高的半导体装置。在实施方式的半导体装置中，设定有单元部及包围所述单元部的终端部。所述半导体装置具备第一电极、第一导电型的第一半导体层、第二导电型的第二半导体层及绝缘层。所述第一半导体层形成于所述第一电极之上。所述第二半导体层设置于所述第一半导体层的上部，沿着上下方向的杂质浓度分布具有多个峰值。所述绝缘层设置于所述第二半导体层之上。

公开(公告)号：CN113497114B

公开(公告)日：2025-05-23

申请号：CN202010607336.X

申请日：2020-06-29

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 末代知子 ,  系数裕子 ,  河村圭子 ,  岩鍜治阳子 ,  布施香织

IPC: H10D62/10 ,  H10D64/23 ,  H10D8/50

Abstract: 实施方式提供一种能够有效地降低恢复损耗的半导体装置，其具备半导体部、设于半导体部的背面上的第一电极、以及设于半导体部的表面上第二电极。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第二导电型的第三半导体层。第一半导体层在第一电极与第二电极之间延伸，第二半导体层设于第一半导体层与第二电极之间。第三半导体层设于第二半导体层与第二电极之间，包含浓度比第二半导体层的第二导电型杂质的浓度高的第二导电型杂质。第二电极从半导体部的表面延伸到第二半导体层中，并包含与第二半导体层相接的埋入接触部、以及与第三半导体层相接的表面接触部。

公开(公告)号：CN117747645A

公开(公告)日：2024-03-22

申请号：CN202211662572.7

申请日：2022-12-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 罇贵子 ,  岩鍜治阳子 ,  布施香织 ,  系数裕子 ,  河村圭子

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明的实施方式涉及半导体装置及其制造方法。一个实施方式的半导体装置具备：半导体基板；单元区域，设于半导体基板的第一面侧；以及终端区域，在半导体基板的第一面侧设于单元区域的外侧。终端区域包含将单元区域包围并含有第一导电型杂质的多个第一扩散层。在与第一面垂直的第一方向上的终端区域的剖面，多个第一扩散层中的至少一个第一扩散层具有：第一区域，在第一方向上从半导体基板的第一面向第二面延伸；以及第二区域，在与第一方向正交的第二方向上从第一区域延伸。第二区域所包含的第一导电型杂质的浓度比第一区域所包含的第一导电型杂质的浓度低。

公开(公告)号：CN116799048A

公开(公告)日：2023-09-22

申请号：CN202210831311.7

申请日：2022-07-14

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 系数裕子 ,  末代知子 ,  岩鍜治阳子 ,  河村圭子 ,  布施香织

IPC: H01L29/739 ,  H01L29/06

Abstract: 实施方式提供开关损耗小、击穿耐量大的半导体装置。半导体装置具备包含第一导电型的第一半导体层、第二导电型的第二及第三半导体层的半导体部、第一电极、第二电极、设于所述半导体部中的多个第三电极。所述半导体部设于所述第一电极与所述第二电极之间，所述第一半导体层在所述第一电极与所述第二电极之间延伸。所述第二半导体层设于所述第一半导体层与所述第二电极之间，所述第三半导体层设于所述第二半导体层与所述第二电极之间。在相邻的两个所述第三电极之间，所述第二电极具有在所述第二半导体层中延伸的接触部。所述第三半导体层相互分离，分别设于所述接触部与所述两个第三电极中的任意的一方之间，并与所述两个第三电极的所述一方面对。

公开(公告)号：CN115939221A

公开(公告)日：2023-04-07

申请号：CN202210049171.8

申请日：2022-01-17

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 布施香织 ,  河村圭子 ,  罇贵子 ,  末代知子 ,  岩鍜治阳子

IPC: H01L29/868 ,  H01L29/06

Abstract: 实施方式的半导体装置具备：第一电极；第一导电型的第一半导体层，设于第一电极之上；第二导电型的第二半导体层，设于第一半导体层之上；第二电极，设于第二半导体层之上；第一沟槽，从第二半导体层到达第一半导体层；第一半导体区域，在第二半导体层内，与第一沟槽相接地设置，第二导电型杂质浓度比第二半导体层的第二导电型杂质浓度高；以及第一绝缘膜，在第二半导体层内，与第一半导体区域相接地设置。

公开(公告)号：CN113451388B

公开(公告)日：2024-10-29

申请号：CN202010613778.5

申请日：2020-06-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河村圭子 ,  末代知子 ,  岩鍜治阳子 ,  布施香织

IPC: H01L29/06 ,  H01L21/8234

Abstract: 实施方式提供可靠性高的半导体装置。在实施方式的半导体装置中，设定有单元部及包围所述单元部的终端部。所述半导体装置具备第一电极、第一导电型的第一半导体层、第二导电型的第二半导体层及绝缘层。所述第一半导体层形成于所述第一电极之上。所述第二半导体层设置于所述第一半导体层的上部，沿着上下方向的杂质浓度分布具有多个峰值。所述绝缘层设置于所述第二半导体层之上。

公开(公告)号：CN117747647A

公开(公告)日：2024-03-22

申请号：CN202211667066.7

申请日：2022-12-22

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 罇贵子 ,  岩鍜治阳子 ,  布施香织 ,  河村圭子 ,  一关健太郎

IPC: H01L29/739 ,  H01L29/423 ,  H01L29/417

Abstract: 实施方式涉及半导体装置。实施方式的半导体装置具备半导体部、第一至第四电极、控制电极。所述第一电极设于所述半导体部的背面上，所述第二电极设于与所述背面相反的一侧的表面上。所述第三电极设于所述第一电极与所述第二电极之间，位于所述半导体部中，与所述半导体部电绝缘。所述控制电极从所述半导体部的所述表面侧向所述半导体部中延伸，位于所述第二电极与所述第三电极之间，与所述半导体部电绝缘。所述第四电极从所述半导体部的所述表面侧向所述半导体部中延伸，位于所述第二电极与所述第三电极之间。另外，所述第四电极位于所述半导体部与所述控制电极之间，电连接于所述第三电极。

公开(公告)号：CN115084252A

公开(公告)日：2022-09-20

申请号：CN202110869639.3

申请日：2021-07-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 布施香织 ,  河村圭子 ,  罇贵子

IPC: H01L29/739 ,  H01L29/06

Abstract: 实施方式的半导体装置包含元件区域与终端区域。元件区域包含第一半导体区域与第二半导体区域。所述第一半导体区域设于第一电极之上，为第一导电型。所述第二半导体区域设于所述第一半导体区域之上且与第二电极电连接。所述终端区域包含第三半导体区域、第一扩散层与第二扩散层。所述第三半导体区域设于所述第一半导体区域的外侧，为第一导电型。所述第一扩散层设于所述第三半导体区域的表面，包围所述元件区域，且为第二导电型。所述第二扩散层设于所述第三半导体区域的所述表面，包围所述元件区域，且位于比所述第一扩散层靠外侧的位置，比所述第一扩散层深，且为第二导电型。

公开(公告)号：CN117673135A

公开(公告)日：2024-03-08

申请号：CN202211696034.X

申请日：2022-12-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  河村圭子 ,  下条亮平 ,  布施香织

IPC: H01L29/739 ,  H01L29/423

Abstract: 半导体装置包括第1电极、第2电极、第1导电部件、半导体部件及绝缘部件。第1导电部件在第1电极的第1面与第1导电区域间。半导体部件在第1面与第2电极间。半导体部件包括第1至第五半导体区域。第1半导体区域包括第1至第3部分区域。第1部分区域在第1方向处于第1面与第1导电部件间。第2部分区域在第1方向处于第1面与第3部分区域间。第2半导体区域的一部分处于第1导电部件与第1导电部间。第2半导体区域在第1方向处于第3部分区域与第3半导体区域间。第4半导体区域处于第1面与第1及第2部分区域间。第5半导体区域在第1方向处于第2半导体区域与第1导电部间。绝缘部件的第1绝缘区域在半导体部件与第1导电部件间。