公开(公告)号：CN1848407A

公开(公告)日：2006-10-18

申请号：CN200610073921.6

申请日：2006-01-23

Applicant: 株式会社东芝

Inventor： 坂田敦子 ,  和田纯一 ,  尾本诚一 ,  羽多野正亮 ,  山下创一 ,  东和幸 ,  中村直文 ,  山田雅基 ,  木下和哉 ,  坚田富夫 ,  莲沼正彦

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/3205

CPC classification number: H01L21/31616 ,  C23C16/045 ,  C23C16/45536 ,  C23C16/482 ,  H01L21/02178 ,  H01L21/02186 ,  H01L21/02244 ,  H01L21/02255 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/67109 ,  H01L21/67748 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68764 ,  H01L21/68771 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76835 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76855 ,  H01L21/76858 ,  H01L21/76864 ,  H01L21/76873 ,  H01L21/76874 ,  H01L23/5222 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种与布线材料的密接性良好且具有高阻挡性的金属膜的半导体器件及其制造方法。通过下述工序形成高密度的金属膜和金属氧化膜，其中包括：在第一基板温度，放出在表面形成有凹部的绝缘膜中和绝缘膜表面的氧化源的工序；在低于第一基板温度的第二基板温度下，在绝缘膜上形成金属膜的工序；在形成金属膜后，利用残留在绝缘膜中的氧化源，使金属膜的至少一部分氧化的工序。

公开(公告)号：CN1231969C

公开(公告)日：2005-12-14

申请号：CN02148236.5

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 山田雅基 ,  梶田明広

IPC: H01L23/522 ,  H01L23/532 ,  H01L21/768

CPC classification number: H01L21/76835 ,  H01L21/76802 ,  H01L21/76828 ,  H01L21/76834 ,  H01L21/76885 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种具有埋入型导电层的半导体器件及其制造方法。在半导体器件中，在第一层间绝缘层中形成埋入型导电层，上述导电层具有比上述第一层间绝缘层表面高的表面。另外，用具有平坦表面的绝缘膜覆盖上述第一层间绝缘层和上述导电层，在该绝缘膜中形成蚀刻选择比比上述绝缘膜高的的第二层间绝缘层。在上述半导体器件的制造方法中，在半导体衬底层上形成第一层间绝缘层，在第一层间绝缘层中形成沟，在第一层间绝缘层上形成导电层，用上述导电层掩埋沟，研磨导电层形成后的衬底表面，形成露出第一层间绝缘层和导电层的平坦面。还蚀刻去除研磨引起的上述第一层间绝缘层表面的损伤层，在蚀刻后的衬底表面上使用涂布法，形成绝缘膜。之后，在上述绝缘膜上形成蚀刻选择比比绝缘膜高的第二层间绝缘层。

公开(公告)号：CN118712125A

公开(公告)日：2024-09-27

申请号：CN202310955733.X

申请日：2023-08-01

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山田雅基

IPC: H01L21/768 ,  H10N97/00

Abstract: 提供具有较厚的铜层且高性能的半导体装置以及半导体装置的制造方法。实施方式的半导体装置具备：铜层，具有下表面、上表面、第一侧面以及第二侧面，第一侧面与第二侧面之间的第一距离比下表面与上表面之间的第二距离大；第一金属层，与下表面、第一侧面以及第二侧面相接，包含与铜不同的第一金属材料；以及与上表面相接且包含与铜不同的第二金属材料的第二金属层。

公开(公告)号：CN117747274A

公开(公告)日：2024-03-22

申请号：CN202310066174.7

申请日：2023-02-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山田雅基

IPC: H01F38/14 ,  H01F27/28 ,  H01F27/32

Abstract: 实施方式涉及隔离器。隔离器具备基板、第一至第三绝缘膜、第一配线和第一及第二线圈。所述第一绝缘膜设于所述基板上，所述第二绝缘膜设于所述第一绝缘膜上。所述第一配线设于所述第二绝缘膜中，在从所述基板朝向所述第二绝缘膜的第一方向上具有与所述第二绝缘膜的膜厚相同的厚度。所述第一线圈在所述第一绝缘膜及所述第二绝缘膜中延伸，具有从所述第二绝缘膜的上表面到达所述第一绝缘膜中的所述第一方向的长度，所述第一线圈的所述第一方向的长度大于所述第一配线的所述第一方向的厚度。所述第三绝缘膜设于所述第二绝缘膜上，覆盖所述第一配线及所述第一线圈。所述第二线圈设于所述第三绝缘膜上表面侧，并与所述第一线圈对置。

公开(公告)号：CN1392613A

公开(公告)日：2003-01-22

申请号：CN02118156.X

申请日：2002-04-23

Applicant: 株式会社东芝

Inventor： 梶田明广 ,  山田雅基

IPC: H01L27/04 ,  H01L21/70 ,  H01L21/00

CPC classification number: H01L21/76843 ,  H01L21/76802 ,  H01L21/76849 ,  H01L28/40

Abstract: MIM型电容器，具有下部电极膜、电容器绝缘膜和上部电极膜。上部电极用布线直接接触到上部电极膜上。第2布线层通过布线用栓塞连接到第1布线层上。下部电极用布线通过下部电极用栓塞连接到下部电极膜上。