公开(公告)号：CN1197122C

公开(公告)日：2005-04-13

申请号：CN02108711.3

申请日：2002-03-29

Applicant: 株式会社东芝

Inventor： 成田雅贵 ,  奥村胜弥 ,  大岩德久

IPC: H01L21/00 ,  C23F4/00

CPC classification number: H01L21/67271 ,  H01L22/20 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 用于制造一个半导体器件的一个方法，包括准备多个批次，每一个批次包括需要被进行处理的半导体衬底，多个批次包括至少第一和第二批次，使用一个半导体制造装置来处理多个批次中的每一个批次，在对第二个批次进行处理以前，判断是否需要对半导体制造装置进行清洗，这取决于需要被处理的第一批次的第一处理类型和在第一批次后需要被处理的第二批次的第二处理类型，和在第二批次不需要进行清洗的情形下不进行清洗来对第二批次进行处理。

公开(公告)号：CN1497672A

公开(公告)日：2004-05-19

申请号：CN03134814.9

申请日：2003-09-24

Applicant: 株式会社东芝

Inventor： 酒井隆行 ,  大岩德久 ,  岐部正信

IPC: H01L21/027 ,  H01L21/66 ,  G03F7/00 ,  G01B11/22

CPC classification number: H01L21/32139 ,  H01L21/28123 ,  H01L21/31138

Abstract: 一种图形的制备方法，包括：在下层的至少一部分上绘制掩模图形；蚀刻部分掩模图形；将入射光照射在进行蚀刻的掩模图形上，当入射光透过掩模图形之后检测反射入射光产生的反射光；得到反射的干涉光谱；以及使用反射的干涉光谱的数据计算掩模图形的图形宽度，反射的干涉光谱的波长范围不小于两倍的掩模图形的间距。

公开(公告)号：CN1379439A

公开(公告)日：2002-11-13

申请号：CN02108712.1

申请日：2002-03-29

Applicant: 株式会社东芝

Inventor： 成田雅贵 ,  奥村胜弥 ,  大岩德久

IPC: H01L21/00 ,  H01L21/3065 ,  C23C14/00 ,  C23F4/00

CPC classification number: H01J37/32862 ,  C23C16/4405 ,  H01L21/31116

Abstract: 一种等离子体处理方法,包括把要处理的基底放置在一个有内壁的真空室中;当内壁设置为第一种温度时,对基底进行等离子体处理;当内壁设置为高于第一种温度的第二种温度时,采用等离子体清洁内壁。

公开(公告)号：CN1319882A

公开(公告)日：2001-10-31

申请号：CN01111758.3

申请日：2001-03-23

Applicant: 株式会社东芝

Inventor： 佐藤康彦 ,  盐原英志 ,  佐藤基之 ,  大西廉伸 ,  富田宽 ,  大岩德久 ,  大内淳子 ,  林久贵

IPC: H01L21/30

CPC classification number: H01L21/31144 ,  G03F7/085 ,  G03F7/09 ,  H01L21/3081 ,  H01L21/32139

Abstract: 图案形成方法,它包括:在基片上形成碳原子含量≥80%(重量)的膜或气相淀积膜即下层膜的步骤;在下层膜的表面上施行密合性促进处理的步骤或在下层膜上形成密合性促进膜的步骤;在下层膜的表面上形成中间膜的步骤;在中间膜上形成抗蚀剂膜的步骤;对抗蚀剂膜进行图案曝光形成抗蚀剂图案的步骤;将抗蚀剂图案复制到中间膜上形成中间膜图案的步骤;将此中间膜图案复制到上述下层膜上而形成下层膜图案的步骤。

公开(公告)号：CN1291451C

公开(公告)日：2006-12-20

申请号：CN200310103871.8

申请日：2003-11-18

Applicant: 株式会社东芝

Inventor： 大内淳子 ,  大岩德久

IPC: H01L21/00

CPC classification number: H01J37/32431 ,  H01J2237/3342

Abstract: 一种等离子体处理装置，具备：收容被处理基体的容器；向上述容器内导入含氢原子的气体的导入口，在上述容器内载置上述被处理基体的下部电极；为了在上述容器内引起放电来产生等离子体的，与上述下部电极对峙的上部电极；给上述下部电极和上述上部电极间施加电压的电源；在上述容器内的一部分上设置的金属氧化物构造体，在导入上述含氢原子的气体时上述金属氧化物构造体被还原。

公开(公告)号：CN1290200C

公开(公告)日：2006-12-13

申请号：CN200410000178.2

申请日：2004-01-08

Applicant: 株式会社东芝

Inventor： 竹中圭一 ,  酒井伊都子 ,  成田雅贵 ,  大岩德久 ,  三田淳夫 ,  矢桥胜典

IPC: H01L27/108 ,  H01L21/82 ,  H01L21/8242

CPC classification number: H01L27/1087 ,  H01L27/10829 ,  H01L29/66181 ,  H01L29/945

Abstract: 一种包括沟槽电容器的半导体器件包括半导体衬底，包括窄部分和主部分的沟槽，窄部分的直径同轴地小于主部分处的沟槽直径，提供在半导体衬底中环绕包括窄部分的沟槽的第一电容器电极，沿第一电容器电极的表面提供的电容器绝缘膜，以及提供在沟槽内部的第二电容器电极。

公开(公告)号：CN1278409C

公开(公告)日：2006-10-04

申请号：CN03140819.2

申请日：2003-06-06

Applicant: 株式会社东芝

Inventor： 成田雅贵 ,  佐藤兴一 ,  大岩德久

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/31 ,  H01L21/3205 ,  H01L23/52

CPC classification number: H01L21/76831 ,  H01L21/76802 ,  H01L21/76807 ,  H01L21/76826

Abstract: 半导体器件的制造方法，包括：在半导体衬底上形成第1低介电系数绝缘膜，在上述第1低介电系数绝缘膜上形成光刻胶图形，用上述光刻胶图形，刻蚀上述第1低介电系数绝缘膜，在上述第1低介电系数绝缘膜上形成凹部，在除去了上述光刻胶图形后，向上述凹部内埋入导电膜，在埋入了上述导电膜后，在除去上述光刻胶图形时，除去在上述第1低介电系数绝缘膜的凹部的侧壁上形成的变质层，使得把归因于上述变质层的除去而产生的上述凹部侧壁的间隙填埋起来那样地形成第2低介电系数绝缘膜。

公开(公告)号：CN1659689A

公开(公告)日：2005-08-24

申请号：CN03812720.2

申请日：2003-03-26

Applicant: 东京毅力科创株式会社 ,  株式会社东芝

Inventor： 小川和人 ,  稻泽刚一郎 ,  林久贵 ,  大岩德久

IPC: H01L21/3065

CPC classification number: H01L21/31138 ,  H01L21/31116 ,  H01L21/31144

Abstract: 本发明提供一种蚀刻方法，在将无机材料膜作为掩模对有机材料膜进行蚀刻的情况下，能够与蚀刻图案相对应，维持高蚀刻速率，以良好的蚀刻形状、良好的面内均匀性，并且不产生无机材料膜的膜剥离地进行蚀刻。在处理容器(1)内，通过蚀刻气体的等离子，将无机材料膜作为掩模，对被处理体上形成的有机材料膜进行蚀刻时，在通过蚀刻而应开口的区域的比例以面积比计为40％以上的蚀刻图案的情况下，使用含有NH3气体和O2气体的混合气体作为蚀刻气体，在通过蚀刻而应开口的区域的比例以面积比计为小于40％的蚀刻图案的情况下，使用NH3气体作为蚀刻气体。

公开(公告)号：CN1379438A

公开(公告)日：2002-11-13

申请号：CN02108711.3

申请日：2002-03-29

Applicant: 株式会社东芝

Inventor： 成田雅贵 ,  奥村胜弥 ,  大岩德久

IPC: H01L21/00 ,  C23F3/00

CPC classification number: H01L21/67271 ,  H01L22/20 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 用于制造一个半导体器件的一个方法,包括准备多个批次,每一个批次包括需要被进行处理的半导体衬底,多个批次包括至少第一和第二批次,使用一个半导体制造装置来处理多个批次中的每一个批次,在对第二个批次进行处理以前,判断是否需要对半导体制造装置进行清洗,这取决于需要被处理的第一批次的第一处理类型和在第一批次后需要被处理的第二批次的第二处理类型,和在第二批次不需要进行清洗的情形下不进行清洗来对第二批次进行处理。