公开(公告)号：CN1518113A

公开(公告)日：2004-08-04

申请号：CN200410000178.2

申请日：2004-01-08

Applicant: 株式会社东芝

Inventor： 竹中圭一 ,  酒井伊都子 ,  成田雅贵 ,  大岩德久 ,  三田淳夫 ,  矢桥胜典

IPC: H01L27/108 ,  H01L21/82 ,  H01L21/8242

CPC classification number: H01L27/1087 ,  H01L27/10829 ,  H01L29/66181 ,  H01L29/945

Abstract: 一种包括沟槽电容器的半导体器件包括半导体衬底，包括窄部分和主部分的沟槽，窄部分的直径同轴地小于主部分处的沟槽直径，提供在半导体衬底中环绕包括窄部分的沟槽的第一电容器电极，沿第一电容器电极的表面提供的电容器绝缘膜，以及提供在沟槽内部的第二电容器电极。

公开(公告)号：CN1763922A

公开(公告)日：2006-04-26

申请号：CN200510106715.6

申请日：2005-09-15

Applicant: 株式会社东芝

Inventor： 里中智哉 ,  佐佐木俊行 ,  成田雅贵

IPC: H01L21/3213 ,  H01L21/3065 ,  H01L21/28

CPC classification number: H01L21/32137 ,  H01L21/28044 ,  H01L21/32139 ,  H01L21/76229

Abstract: 公开了一种制造半导体器件的方法，包括以下步骤：将工件引入腔室，所述工件包括半导体衬底、在所述半导体衬底上形成的栅极绝缘膜，以及在所述栅极绝缘膜上形成的栅极电极膜；以及在所述腔室中形成栅极电极，所述栅极电极是通过各向异性干法刻蚀，相对于所述栅极绝缘膜选择性地刻蚀所述栅极电极膜形成的，其中所述栅极电极的形成包括至少在露出部分所述栅极绝缘膜之后，在刻蚀气体在所述腔室中的滞留时间为小于等于100毫秒的条件下，刻蚀所述栅极电极膜。

公开(公告)号：CN1467821A

公开(公告)日：2004-01-14

申请号：CN03140819.2

申请日：2003-06-06

Applicant: 株式会社东芝

Inventor： 成田雅贵 ,  佐藤兴一 ,  大岩德久

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/31 ,  H01L21/3205 ,  H01L23/52

CPC classification number: H01L21/76831 ,  H01L21/76802 ,  H01L21/76807 ,  H01L21/76826

Abstract: 半导体器件的制造方法，包括：在半导体衬底上形成第1低介电系数绝缘膜，在上述第1低介电系数绝缘膜上形成光刻胶图形，用上述光刻胶图形，刻蚀上述第1低介电系数绝缘膜，在上述第1低介电系数绝缘膜上形成凹部，在除去了上述光刻胶图形后，向上述凹部内埋入导电膜，在埋入了上述导电膜后，在除去上述光刻胶图形时，除去在上述第1低介电系数绝缘膜的凹部的侧壁上形成的变质层，使得把归因于上述变质层的除去而产生的上述凹部侧壁的间隙填埋起来那样地形成第2低介电系数绝缘膜。

公开(公告)号：CN1267905A

公开(公告)日：2000-09-27

申请号：CN00106884.9

申请日：2000-03-10

Applicant: 株式会社东芝

Inventor： 杉浦弘 ,  成田雅贵

IPC: H01L21/3065 ,  C23F1/12 ,  C23F4/00

CPC classification number: C23F4/00 ,  H01L21/32136

Abstract: 公开了一种干式腐蚀方法,用于在以铝作为主要成分的金属膜与至少包含钛和氮化钛的其中之一的薄膜的叠层膜的构图。该干式腐蚀方法采用具有不加工金属膜的气体组成的第一腐蚀气体(CF4气体、Ar气体和Cl气体的混合气体)干式腐蚀薄膜。然后,采用具有与第一腐蚀气体不同的气体组成的第二腐蚀气体(Cl气体和BCl3气体的混合气体)干式腐蚀金属膜。

公开(公告)号：CN1197122C

公开(公告)日：2005-04-13

申请号：CN02108711.3

申请日：2002-03-29

Applicant: 株式会社东芝

Inventor： 成田雅贵 ,  奥村胜弥 ,  大岩德久

IPC: H01L21/00 ,  C23F4/00

CPC classification number: H01L21/67271 ,  H01L22/20 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 用于制造一个半导体器件的一个方法，包括准备多个批次，每一个批次包括需要被进行处理的半导体衬底，多个批次包括至少第一和第二批次，使用一个半导体制造装置来处理多个批次中的每一个批次，在对第二个批次进行处理以前，判断是否需要对半导体制造装置进行清洗，这取决于需要被处理的第一批次的第一处理类型和在第一批次后需要被处理的第二批次的第二处理类型，和在第二批次不需要进行清洗的情形下不进行清洗来对第二批次进行处理。

公开(公告)号：CN1379439A

公开(公告)日：2002-11-13

申请号：CN02108712.1

申请日：2002-03-29

Applicant: 株式会社东芝

Inventor： 成田雅贵 ,  奥村胜弥 ,  大岩德久

IPC: H01L21/00 ,  H01L21/3065 ,  C23C14/00 ,  C23F4/00

CPC classification number: H01J37/32862 ,  C23C16/4405 ,  H01L21/31116

Abstract: 一种等离子体处理方法,包括把要处理的基底放置在一个有内壁的真空室中;当内壁设置为第一种温度时,对基底进行等离子体处理;当内壁设置为高于第一种温度的第二种温度时,采用等离子体清洁内壁。

公开(公告)号：CN1174898A

公开(公告)日：1998-03-04

申请号：CN97114078.2

申请日：1997-07-04

Applicant: 国际商业机器公司 ,  株式会社东芝 ,  西门子公司

Inventor： 穆尼·D·纳姆 ,  斯图阿特·M·博恩 ,  罗瑟迈瑞·克里思蒂 ,  维林德·格里瓦尔 ,  瓦尔特·W·克科 ,  成田雅贵 ,  布鲁诺·思普乐 ,  杨治华

IPC: C23F1/20

CPC classification number: H01L21/32136 ,  C23F4/00

Abstract: 向衬底上下方的电极馈送功率而产生变压器耦合等离子体,用Cl2和HCl作反应物,在低功率和低压下获得金属化层的RIE。对Ti/TiN制成的势垒层间的体铝或铝合金的三层金属化进行刻蚀,刻蚀势垒层时使用低Cl2量,刻蚀体铝或铝合金层时使用高Cl2量,控制刻蚀剂以及惰性气体的比率使金属化层中沟槽的侧壁上,淀积极薄侧壁层(10—100埃)。改善了刻蚀的各向同性,致使形成带有无缺陷的侧壁的亚微米金属化线。可将氢加入等离子体从而减少侵蚀。

公开(公告)号：CN100355087C

公开(公告)日：2007-12-12

申请号：CN200410069018.3

申请日：2004-07-12

Applicant: 株式会社东芝

Inventor： 佐佐木俊行 ,  成田雅贵

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28 ,  H01L21/3065 ,  H01L21/00

CPC classification number: H01L21/823437

Abstract: 一种半导体器件包括：栅介质膜，形成于半导体衬底上；栅极，包括：第一电极层，形成于栅介质膜上，介质膜，厚度为5或更大且为100或更小，并形成于第一电极层上，以及第二电极层，形成于介质膜上；以及源和漏区，形成于栅极两侧的半导体衬底中。

公开(公告)号：CN1290200C

公开(公告)日：2006-12-13

申请号：CN200410000178.2

申请日：2004-01-08

Applicant: 株式会社东芝

Inventor： 竹中圭一 ,  酒井伊都子 ,  成田雅贵 ,  大岩德久 ,  三田淳夫 ,  矢桥胜典

IPC: H01L27/108 ,  H01L21/82 ,  H01L21/8242

CPC classification number: H01L27/1087 ,  H01L27/10829 ,  H01L29/66181 ,  H01L29/945

Abstract: 一种包括沟槽电容器的半导体器件包括半导体衬底，包括窄部分和主部分的沟槽，窄部分的直径同轴地小于主部分处的沟槽直径，提供在半导体衬底中环绕包括窄部分的沟槽的第一电容器电极，沿第一电容器电极的表面提供的电容器绝缘膜，以及提供在沟槽内部的第二电容器电极。

公开(公告)号：CN1278409C

公开(公告)日：2006-10-04

申请号：CN03140819.2

申请日：2003-06-06

Applicant: 株式会社东芝

Inventor： 成田雅贵 ,  佐藤兴一 ,  大岩德久

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/31 ,  H01L21/3205 ,  H01L23/52

CPC classification number: H01L21/76831 ,  H01L21/76802 ,  H01L21/76807 ,  H01L21/76826

Abstract: 半导体器件的制造方法，包括：在半导体衬底上形成第1低介电系数绝缘膜，在上述第1低介电系数绝缘膜上形成光刻胶图形，用上述光刻胶图形，刻蚀上述第1低介电系数绝缘膜，在上述第1低介电系数绝缘膜上形成凹部，在除去了上述光刻胶图形后，向上述凹部内埋入导电膜，在埋入了上述导电膜后，在除去上述光刻胶图形时，除去在上述第1低介电系数绝缘膜的凹部的侧壁上形成的变质层，使得把归因于上述变质层的除去而产生的上述凹部侧壁的间隙填埋起来那样地形成第2低介电系数绝缘膜。