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公开(公告)号：CN110719193A
公开(公告)日：2020-01-21
申请号：CN201910862750.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: H04L12/24 , H04L12/707
Abstract: 一种面向高性能计算的高可靠泛树网络拓扑方法及结构，属于高性能计算机网络技术领域。本发明的方法包括：利用多端口的路由器交换芯片，构建多层胖树网络结构；根据需要，对同一层的路由器交换芯片进行端口直连。本发明的结构包括由多个多端口的路由器构建的多层胖树网络结构，至少一层上的多个路由器的交换芯片端口直连。本发明能够有效避免普通树形网络下行路径无法容错的问题，从而提升网络的可靠性。
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公开(公告)号：CN110572015A
公开(公告)日：2019-12-13
申请号：CN201910870857.1
申请日：2019-09-16
Applicant: 无锡江南计算技术研究所
IPC: H02M1/088
Abstract: 一种基于耦合电感的VRM相数扩展电路，包括PWM控制器，用于输出一PWM控制信号；内置分频电路的分频器，和所述PWM控制器电连接，用于对PWM控制信号进行分频，形成并输出分频控制信号；N相子电路，每相子电路中设置有功率芯片；子电路为偶数相，功率芯片为DrMOS功率芯片，本实施例中，子电路为4相；所述功率芯片，用于接收分频控制信号以实现开通并输出一输出电流i；每两相子电路中的功率芯片的输出电流i流经同一耦合电感，且该两相子电路中的功率芯片所接收的分频控制信号相位相差180度。本发明，在保证电流强度的前提下，使得各相电流均衡，保证VRM电路工作的可靠性和稳定性。
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公开(公告)号：CN103035279B
公开(公告)日：2015-07-08
申请号：CN201110302022.X
申请日：2011-09-30
Applicant: 无锡江南计算技术研究所
Abstract: 一种消除DDR3负载差异影响的传输线结构及形成方法、内存结构，所述形成方法包括确定第一类传输线和第二类传输线的本征参数；基于第一类传输线的本征参数和第一负载的负载容值确定第一类传输线的第一等效参数；基于第二类传输线的本征参数和第二负载的负载容值确定第二类传输线的第二等效参数；根据第一等效参数确定第一类传输线在第一负载下的目标延迟；调整第二等效参数至第三等效参数，以使第二类传输线在第二负载下的等效延迟与第一类传输线在第一负载下的目标延迟相匹配；分别基于第一等效参数和第三等效参数形成基本传输线和特殊传输线，基本传输线和特殊传输线构成所述传输线结构。本技术方案提高了信号传输中信号的时序完整性。
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公开(公告)号：CN102053818B
公开(公告)日：2014-07-02
申请号：CN200910198355.5
申请日：2009-11-05
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种分支预测方法及装置、处理器。所述分支预测方法包括：在取指的同时，以指令地址中的j位地址数据索引其历史模式，获得对应的k位历史模式数据；将指令的j位地址数据中的i位地址数据和k位历史模式数据进行异或运算获得n位运算结果；以n位运算结果索引所述指令在所述历史模式下的历史信息；以索引获得的历史信息数据对所述指令的下一个取指地址进行预测。所述分支预测方法及装置、处理器解决例如GAs、Gshare实现对不依赖统一历史模式而只依赖自身历史模式的情况预测不准的问题，也无需如GAs、PAs实现需要庞大的饱和计数器阵列来保存历史信息，节省了硬件开销及访问延时。
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公开(公告)号：CN103377034A
公开(公告)日：2013-10-30
申请号：CN201210107338.8
申请日：2012-04-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种指令预送方法及装置、指令管理系统、运算核心，所述指令预送方法包括：按照程序的执行顺序将所述程序划分为指令块；设置所述指令块的指令超块表，所述指令超块表携带所述指令块的标识，所述指令块的存储地址，下一指令块的标识；按照执行顺序发送指令块至至少一个运算核心。本发明的技术方案可以有效减少运算核心的指令脱靶和等待延迟，提高运算核心的计算效率。
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Patent Agency Ranking
公开(公告)号：CN102053650B
公开(公告)日：2013-09-18
申请号：CN200910198571.X
申请日：2009-11-06
Applicant: 无锡江南计算技术研究所
Abstract: 一种背板信号线布线方法和一种背板系统，其中，所述背板信号线布线方法包括：根据待传输信号对串扰的敏感程度，将信号线分为第一类信号线与第二类信号线，其中，所述第一类信号线中所传输的信号，相较于所述第二类信号线中所传输的信号，对串扰更为敏感；按照所述信号线的分类，设置印刷电路板中的过孔，并去除部分过孔在部分电路层中的孔分支；依次对所述第一类信号线和第二类信号线进行布线，使所述第一类信号线分布于具有较少孔分支的电路层。本发明有效地利用了背板中的电路层空间，显著地降低孔分支对穿越电路层的信号线所产生的串扰。
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公开(公告)号：CN103035279A
公开(公告)日：2013-04-10
申请号：CN201110302022.X
申请日：2011-09-30
Applicant: 无锡江南计算技术研究所
Abstract: 一种消除DDR3负载差异影响的传输线结构及形成方法、内存结构，所述形成方法包括确定第一类传输线和第二类传输线的本征参数；基于第一类传输线的本征参数和第一负载的负载容值确定第一类传输线的第一等效参数；基于第二类传输线的本征参数和第二负载的负载容值确定第二类传输线的第二等效参数；根据第一等效参数确定第一类传输线在第一负载下的目标延迟；调整第二等效参数至第三等效参数，以使第二类传输线在第二负载下的等效延迟与第一类传输线在第一负载下的目标延迟相匹配；分别基于第一等效参数和第三等效参数形成基本传输线和特殊传输线，基本传输线和特殊传输线构成所述传输线结构。本技术方案提高了信号传输中信号的时序完整性。
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公开(公告)号：CN102929742A
公开(公告)日：2013-02-13
申请号：CN201210423061.X
申请日：2012-10-29
Applicant: 无锡江南计算技术研究所
IPC: G06F11/10
Abstract: 一种18颗粒任意位宽存储接口的单颗粒容错方法，包括：采用256+32编码形式的纠错编码矩阵，并采用数据纵向积累校验字的方式进行校验；其中，纠错编码矩阵包括288行32列，其中纠错编码矩阵自上而下分为18个子矩阵，每个子矩阵包括16行32列；其中，在用Hi表示纠错编码矩阵的第i行、用Erj和Eri以及Ebi和Ebj表示单位矩阵情况下，纠错编码矩阵H满足以下3个条件：第一，任意子矩阵内各行向量线性不相关；第二，任意两个子矩阵满足Hi*Eri!=Hj*Erj(i!=j),Erj和Eri的取值范围为{1,2,3,4,5,6,…255}；第三，任意三个子矩阵满足Hi*Ebi+Hj*Ebj!=Hk*Erk(i!=j),Ebi，Ebj取值范围为{1,2,4,8,16,32,…128}。本发明提供了一种能够针对18片任意位宽颗粒的存储接口提供单颗粒容错能力、且能高效检出双颗粒故障的单颗粒容错方法。
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公开(公告)号：CN102882777A
公开(公告)日：2013-01-16
申请号：CN201210369489.0
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: H04L12/70
Abstract: 本发明提供了一种全交叉网络互连组装结构以及全交叉网络互连组装方法。根据本发明的全交叉网络互连组装结构包括：多个节点板、多个网络板以及无源中板；其中，所述多个节点板安装在所述无源中板的第一侧，所述多个网络板安装在所述无源中板的第二侧；而且，所述无源中板用作所述多个节点板与所述多个网络板之间的全交叉网络布线以及电源馈流路径，并且所述无源中板上不放置任何有源器件。所述节点板用于安装计算单元，所述网络板用于安装网络交换芯片。所述多个节点板以相互平行的方式安装在所述无源中板的第一侧。所述多个网络板以相互平行的方式安装在所述无源中板的第二侧。
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公开(公告)号：CN115357854A
公开(公告)日：2022-11-18
申请号：CN202211045832.6
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种高效的矩阵乘运算加速装置及方法，包括矩阵乘法加速单元、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加结果写回控制器和本地局部存储器，矩阵乘法加速单元包括呈二维脉动阵列排列的矩阵乘法加速核心，矩阵乘法加速单元通过北向数据加载器从本地局部存储器获取北向数据，西向数据整形与加载器从本地局部存储器获取西向数据并整形，矩阵乘法加速核心的运算单元进行乘加运算，乘加结果输入至累加缓冲器，全部运算结束后，累加结果写回本地局部存储器。本发明的有益技术性效果包括：北向数据可以预加载，掩盖延迟；2)固定北向数据，增加数据重用性；3)减少数据流动，降低功耗。
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