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公开(公告)号：CN110688094A
公开(公告)日：2020-01-14
申请号：CN201910861698.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/72
Abstract: 本发明属于计算机整数乘法校验设计技术领域，特别涉及一种基于并行压缩循环的余数运算电路及方法。包括多个输入端，分别用于输入多个同位宽的二进制数；模加法器，用于输出求余结果；一层或多层进位保留加法器组件，设置在多个输入端和模加法器之间；每一层进位保留加法器组件包括一个或者多个进位保留加法器；最上层的进位保留加法器的两个输出连接至模加法器的输入，其余每层进位保留加法器的和输出作为下层进位保留加法器的输入，其余每层进位保留加法器的进位输出向最左移动1位以后作为下层进位保留加法器的输入；同位宽的二进制数由整数拆分而成。仅在最后输出一级采用了模加法器，而中间级均采用进位保留加法器提高了电路的时序性能。
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公开(公告)号：CN110727465B
公开(公告)日：2021-08-10
申请号：CN201910859911.2
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供一种基于配置查找表的协议可重构一致性实现方法，涉及微处理器设计技术领域，该方法包括以下步骤：S1：在一致性处理逻辑中增加配套的一致性状态查找表；S2：判断是否修改一致性协议，若是则将参数写入查找表，并执行S3；反之直接执行S3；S3：在一致性流水线处理中读取当前地址请求的命中状态信息；S4：当前请求的请求类型和命中状态信息查询查找表；S5：根据查询结果进行一致性操作，并返回S2。本发明一种基于配置查找表的协议可重构一致性实现方法支持对一致性协议的修正或扩展，甚至不同的一致性协议，以适应不同需求，保证在不更改硬件设计，就可以实现协议的修正或扩展，甚至可以修改成更适用于当前课题需求的其他一致性协议。
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公开(公告)号：CN110727465A
公开(公告)日：2020-01-24
申请号：CN201910859911.2
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供一种基于配置查找表的协议可重构一致性实现方法，涉及微处理器设计技术领域，该方法包括以下步骤：S1：在一致性处理逻辑中增加配套的一致性状态查找表；S2：判断是否修改一致性协议，若是则将参数写入查找表，并执行S3；反之直接执行S3；S3：在一致性流水线处理中读取当前地址请求的命中状态信息；S4：当前请求的请求类型和命中状态信息查询查找表；S5：根据查询结果进行一致性操作，并返回S2。本发明一种基于配置查找表的协议可重构一致性实现方法支持对一致性协议的修正或扩展，甚至不同的一致性协议，以适应不同需求，保证在不更改硬件设计，就可以实现协议的修正或扩展，甚至可以修改成更适用于当前课题需求的其他一致性协议。
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Patent Agency Ranking
公开(公告)号：CN110703898A
公开(公告)日：2020-01-17
申请号：CN201910842782.6
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为基于周期性查询和中断的处理器功耗动态管理系统及方法。一种基于周期性查询和中断的处理器功耗动态管理系统，包括温度电压传感器，用于获取微处理器实时工作电压与温度；电源管理模块，用于获取微处理器实时电流数据；CPU内核，用于获取微处理器实时负载信息；动态调频电路，用于动态调节微处理器工作频率；智能微控制器，用于通过温度电压传感器、电源管理模块、CPU内核、动态调频电路对微处理器功耗进行动态管理与控制。本申请以较低的硬件开销支持基于周期性查询方式实时获得芯片负载与功耗信息，硬件采用中断方式根据PDM策略自动动态调节芯片工作频率，提高了微处理器能效比。
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公开(公告)号：CN115357195A
公开(公告)日：2022-11-18
申请号：CN202211059381.1
申请日：2022-08-31
Applicant: 无锡江南计算技术研究所
IPC: G06F3/06
Abstract: 本发明提供一种支持分区并发访问的软硬件协同存储器组织方法及装置方法及装置，属于存储器设计技术领域。该方法包括如下步骤：S1：将存储器基于预设区分方式从逻辑上划分为地址连续的多个可独立访问的存储体；S2：获取来自多个计算单元/请求源发送的多个请求信息，基于请求信息和逻辑划分模式匹配对应的存储体，将每个请求信息分别发送至对应的存储体；S3：接收对应的计算单元/请求源的请求信息，基于请求信息和逻辑划分模式获取该计算单元/请求源相匹配的存储体，将该存储体的访存请求数据发送至对应的计算单元/请求源。本发明只需配备开销较小的存储访问模块和数据选择模块即可实现高并行度的访问处理，设计复杂度低，实现开销小。
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公开(公告)号：CN114036102A
公开(公告)日：2022-02-11
申请号：CN202111345367.3
申请日：2021-11-15
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173 , G06Q20/40
Abstract: 本发明实施例提供一种支付撤销的多类型分布式管理方法及装置，所述方法包括：获取参与同步操作的处理器核，并确定处理器核中的管理者处理器核及参与者处理器核；并在管理者处理器核中设置与参与者处理器核相应的同步标记位；当接收到同步操作请求时，根据请求处理器核将管理者处理器核中的同步标记位标记为1，在接收到同步操作请求的完成信号时，清除同步标记位；接收到同步撤销请求时，检测请求处理器核对应的同步标记位为1，撤销请求处理器核对应的同步标记位。采用本方法能够支持阵列内同步操作及对应同步撤销操作的并发，发现存在未完成的同步时，可向管理者处理器核发送同步撤销请求，撤销未完成的同步操作，以便进行作业保留恢复流程。
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公开(公告)号：CN110716887B
公开(公告)日：2021-08-10
申请号：CN201910857256.7
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0877
Abstract: 本发明包括下述步骤：S1、确定需要目标主存的主存数据行的地址信息，该地址信息由写暗示指令携带；S2、通过CPU向目标Cache发出写暗示指令，所述写暗示指令生成写暗示标记，并且将要携带的目标主存的主存数据行地址映射为目标Cache中的缓存行；S3、判断映射的目标Cache中对应的缓存行是否访问命中；S4、确定映射的目标Cache中对应的缓存行命中，则判断缓存行是否有效；S5、确定缓存行有效时，则将该缓存行淘汰回主存；S6、设置缓存行有效，并结束处理，后续对写暗示装入的缓存行进行访问时，按照正常的高速缓存访问方式进行。本发明通过在硬件高速缓存中直接占用缓存行，而不读取并装入对应的主存行，显著降低缓存行第一次访问主存的延迟。
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公开(公告)号：CN110688094B
公开(公告)日：2021-01-26
申请号：CN201910861698.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/72
Abstract: 本发明属于计算机整数乘法校验设计技术领域，特别涉及一种基于并行压缩循环的余数运算电路及方法。包括多个输入端，分别用于输入多个同位宽的二进制数；模加法器，用于输出求余结果；一层或多层进位保留加法器组件，设置在多个输入端和模加法器之间；每一层进位保留加法器组件包括一个或者多个进位保留加法器；最上层的进位保留加法器的两个输出连接至模加法器的输入，其余每层进位保留加法器的和输出作为下层进位保留加法器的输入，其余每层进位保留加法器的进位输出向最左移动1位以后作为下层进位保留加法器的输入；同位宽的二进制数由整数拆分而成。仅在最后输出一级采用了模加法器，而中间级均采用进位保留加法器提高了电路的时序性能。
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