一种基于可扩展验证组件构建验证环境的方法

    公开(公告)号:CN110727583B

    公开(公告)日:2022-11-15

    申请号:CN201910845696.0

    申请日:2019-09-09

    Abstract: 本发明涉及芯片验证技术领域,具体涉及一种基于可扩展验证组件构建验证环境的方法。本发明通过以下技术方案得以实现的:一种基于可扩展验证组件构建验证环境的方法,包含如下步骤:环境构成要素排序步骤:将的环境构成要素分析,根据所述构成要素的可扩展性和通用性进行排序;元素分层步骤:从底到下分成若干元素层,可扩展性和通用性最好的元素放置在最底层;验证组件形成步骤;验证环境框架定义步骤:利用脚本组件库将所述验证组件装填,构成实际运行的验证环境。本发明的目的是提供一种基于可扩展验证组件构建验证环境的方法,即使面对复杂芯片的验证时,依旧可以有针对性的快速构建验证环境,大大提升验证环境的构建效率。

    一种神经网络处理器
    12.
    发明公开

    公开(公告)号:CN115271050A

    公开(公告)日:2022-11-01

    申请号:CN202210986888.5

    申请日:2022-08-17

    Abstract: 一种神经网络处理器,属于高性能计算技术领域。本发明包括:控制核心,用于控制各个功能单元上的运算和处理;张量/向量/标量处理阵列,集成有n*m个张量/向量/标量处理单元,用于进行张量/向量/标量计算;内存单元,包括共享内存和若干个私有内存;片上网络单元,用于实现片上的各个功能单元之间的数据交换;集合操作加速单元,包括在线计算部件和在线压缩/解压部件,用于实现片上的支持集合操作的在线计算和在线解压缩;I/O接口单元,用于与其他神经网络处理器或者主处理器连接,以及实现芯片与其他芯片之间的数据交换。本发明能够有效提高神经网络模型训练和推理的算力,并增加数据处理的灵活性。

    一种支持并发处理多个计算加速引擎的异步计算方法及装置

    公开(公告)号:CN115269013A

    公开(公告)日:2022-11-01

    申请号:CN202210966615.4

    申请日:2022-08-12

    Abstract: 本发明提供一种支持并发处理多个计算加速引擎的异步计算方法及装置,属于高性能微处理器设计技术领域。该方法包括如下步骤:S1:在加速核心内部集成多个用以处理不同的加速需求的异步计算引擎;S2:控制主流水线接收异步计算指令并基于异步计算指令获取异步计算请求;S3:基于异步计算请求从多个异步计算引擎中获取目标异步计算引擎,控制目标异步计算引擎进行异步计算处理得到处理结果,将处理结果存储在局部数据存储器中;S4:控制局部数据存储器和主流水线进行数据交互以将处理结果交互至主流水线。本发明可以支持一个或多个异步计算加速引擎,以应对应用中不同的加速需求,因此具有一定的灵活性和扩展性。

    支持进位借位正常传递的多精度大整数算术运算加速单元

    公开(公告)号:CN110716709B

    公开(公告)日:2021-10-29

    申请号:CN201910864339.9

    申请日:2019-09-12

    Abstract: 本发明提供支持进位借位正常传递的多精度大整数算术运算加速单元,属于计算机体系结构和处理器微结构技术领域。该支持进位借位正常传递的多精度大整数算术运算加速单元包括512位操作数A[511:0]、512位操作数B[511:0]、进位借位寄存器索引idx、进位借位寄存器、512位运算结果RSLT[511:0]、功能码opf和运算装置。本发明可以直接实现512位数据之间的加减运算,进位借位寄存器保存512位计算的进借位,便于扩展实现更高精度大整数之间的加减运算,还可以直接实现两组128位数据之间的乘法运算,配合移位加操作可扩展实现更高精度大整数之间的乘法运算。

    硬件事务级仿真方法、引擎及系统

    公开(公告)号:CN102760176B

    公开(公告)日:2015-02-11

    申请号:CN201110110834.4

    申请日:2011-04-29

    Abstract: 本发明提供了一种硬件事务级仿真方法、引擎及系统,所述方法包括:加载目标系统模型,根据所述目标系统模型创建至少一个仿真线程;依次执行所述仿真线程,将执行仿真线程产生的仿真事件加入事件队列,所述仿真事件记录待触发的仿真线程的线程号;调取所述事件队列中的仿真事件,调度并执行调取的仿真事件记录的待触发的仿真线程的线程号指向的仿真线程,将执行仿真线程产生的仿真事件加入所述事件队列。本发明基于事件驱动的仿真机制,加快了仿真速度,同时提供了精简的仿真建模接口能更方便地描述具有普遍并发性的硬件系统。

    硬件事务级仿真方法、引擎及系统

    公开(公告)号:CN102760176A

    公开(公告)日:2012-10-31

    申请号:CN201110110834.4

    申请日:2011-04-29

    Abstract: 本发明提供了一种硬件事务级仿真方法、引擎及系统,所述方法包括:加载目标系统模型,根据所述目标系统模型创建至少一个仿真线程;依次执行所述仿真线程,将执行仿真线程产生的仿真事件加入事件队列,所述仿真事件记录待触发的仿真线程的线程号;调取所述事件队列中的仿真事件,调度并执行调取的仿真事件记录的待触发的仿真线程的线程号指向的仿真线程,将执行仿真线程产生的仿真事件加入所述事件队列。本发明基于事件驱动的仿真机制,加快了仿真速度,同时提供了精简的仿真建模接口能更方便地描述具有普遍并发性的硬件系统。

    仲裁控制方法、通信方法、仲裁器和通信系统

    公开(公告)号:CN101989942B

    公开(公告)日:2012-10-31

    申请号:CN200910165362.5

    申请日:2009-08-07

    Abstract: 一种仲裁控制方法、应用该仲裁控制方法的通信方法、仲裁器和应用该仲裁器的通信系统,其中,所述仲裁控制方法包括:对通信请求进行排序,所述排序与所述通信请求的链路距离和提交时间相关;对排序的所述通信请求进行筛选并提交筛选后的通信请求;根据所提交的通信请求的类型,对所述通信请求进行仲裁,返回仲裁失败响应或仲裁成功响应;根据所述仲裁响应,更新链路记录和信用记录。本发明通过对通信资源信用和链路的集中管理和分配,简化了仲裁过程,提高了流水仲裁能力和链路的通信效率。

    多核处理器的数据管理方法及装置

    公开(公告)号:CN102446159A

    公开(公告)日:2012-05-09

    申请号:CN201010508870.1

    申请日:2010-10-12

    Abstract: 一种多核处理器的数据管理方法及装置,所述多核处理器包括处理器核心阵列和处理器核心互连结构,所述处理器核心阵列包括多个处理器核心,所述处理器核心包括具有多个存储单元的核内存储器,所述处理器核心互连结构用于所述处理器核心阵列中任意两处理器核心间的通信,所述方法包括:对所述处理器核心的核内存储器的存储单元分配存储地址;根据所述存储单元的存储地址在至少一个处理器核心的核内存储器和主存之间进行数据传输。本发明提高了数据的读写效率,利用批量化的访存方式,将多次数据访问合并,避免了零散访问主存的效率损失问题,并提供了多种编址方式和相应的数据传输方式,能够满足多种计算过程的应用需要。

    指令预取方法与预取装置
    20.
    发明公开

    公开(公告)号:CN102446087A

    公开(公告)日:2012-05-09

    申请号:CN201010508876.9

    申请日:2010-10-12

    Abstract: 一种指令预取方法与预取装置。所述指令预取装置,用于向处理器核心提供指令预取服务,包括:取指控制单元,用于接收处理器核心提供的预取请求,基于所述预取请求在指令缓存单元搜索与所述预取请求对应的指令,或指示指令缓存单元从片外主存中获取与所述预取请求对应的指令;基于所述预取请求指示指令缓存单元将与预取请求对应的指令提供给处理器核心;指令缓存单元,用于存储指令;响应所述取指控制单元的指示,从片外主存中获取与所述预取请求对应的指令,以及将与预取请求对应的指令提供给处理器核心。本发明的指令预取方法与预取装置以较为简便的方式实现了多核处理器的指令预取,简化了硬件指令存储的管理逻辑,提高了处理器的处理效率。

Patent Agency Ranking