公开(公告)号：CN115269013A

公开(公告)日：2022-11-01

申请号：CN202210966615.4

申请日：2022-08-12

Applicant: 无锡江南计算技术研究所

Inventor： 过锋 ,  李宏亮 ,  许晓红 ,  郝子宇 ,  吴铁彬 ,  谭弘兵 ,  王迪

IPC: G06F9/38 ,  G06F9/50

Abstract: 本发明提供一种支持并发处理多个计算加速引擎的异步计算方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：在加速核心内部集成多个用以处理不同的加速需求的异步计算引擎；S2：控制主流水线接收异步计算指令并基于异步计算指令获取异步计算请求；S3：基于异步计算请求从多个异步计算引擎中获取目标异步计算引擎，控制目标异步计算引擎进行异步计算处理得到处理结果，将处理结果存储在局部数据存储器中；S4：控制局部数据存储器和主流水线进行数据交互以将处理结果交互至主流水线。本发明可以支持一个或多个异步计算加速引擎，以应对应用中不同的加速需求，因此具有一定的灵活性和扩展性。

公开(公告)号：CN102788952A

公开(公告)日：2012-11-21

申请号：CN201210325620.3

申请日：2012-09-05

Applicant: 无锡江南计算技术研究所

Inventor： 李强 ,  许晓红 ,  朱巍 ,  菅陆田 ,  谢军 ,  李峰 ,  宁永波

IPC: G01R31/28

Abstract: 本发明提供了一种芯片测试方法。建立用于模拟待测芯片的芯片功能的参考模型。将随机测试激励在参考模型中运行，并且将随机测试激励的运行轨迹利用MD5算法进行压缩，以便得到一个标准参考值。将与随机测试激励一致的随机测试程序和MD5算法程序加载到芯片中，并且，所述MD5算法程序与所述第二步骤中的MD5算法相对应。使芯片运行随机测试程序。使芯片运行MD5算法程序，从而把随机测试激励的运行轨迹压缩成实际运行值。将芯片的实际运行值从芯片中扫描出来。将从芯片中扫描出来的实际运行值与参考模型的标准参考值进行比较，从而验证芯片的功能正确性。

公开(公告)号：CN102788952B

公开(公告)日：2015-04-08

申请号：CN201210325620.3

申请日：2012-09-05

Applicant: 无锡江南计算技术研究所

Inventor： 李强 ,  许晓红 ,  朱巍 ,  菅陆田 ,  谢军 ,  李峰 ,  宁永波

IPC: G01R31/28

Abstract: 本发明提供了一种芯片测试方法。建立用于模拟待测芯片的芯片功能的参考模型。将随机测试激励在参考模型中运行，并且将随机测试激励的运行轨迹利用MD5算法进行压缩，以便得到一个标准参考值。将与随机测试激励一致的随机测试程序和MD5算法程序加载到芯片中，并且，所述MD5算法程序与所述第二步骤中的MD5算法相对应。使芯片运行随机测试程序。使芯片运行MD5算法程序，从而把随机测试激励的运行轨迹压缩成实际运行值。将芯片的实际运行值从芯片中扫描出来。将从芯片中扫描出来的实际运行值与参考模型的标准参考值进行比较，从而验证芯片的功能正确性。

公开(公告)号：CN110704366A

公开(公告)日：2020-01-17

申请号：CN201910858177.8

申请日：2019-09-11

Applicant: 无锡江南计算技术研究所

Inventor： 许晓红 ,  刘亮 ,  王硕 ,  高红光 ,  赵冠一 ,  郑方 ,  石嵩 ,  吕晖

IPC: G06F15/78

Abstract: 本发明涉及大规模FPGA验证平台实现技术领域，具体为一种基于FPGA内部IDDR和ODDR电路的管脚复用装置及方法。一种基于FPGA内部IDDR和ODDR电路的管脚复用装置，包括输入输出单元，以IDDR电路作为输入、ODDR电路作为输出。一种基于FPGA内部IDDR和ODDR电路的管脚复用方法，包括1）采用FPGA内部的IDDR电路和ODDR电路为基本输入输出单元。本申请采用FPGA内部的IDDR电路和ODDR电路为基本输入输出单元，实现多FPGA片间的信号传输，有效控制了输入输出的延迟一致性；FPGA片间仅传输数据信号，不传输倍频发送时钟，其数据通过本地时钟产生的倍频接收时钟进行采样接收，该电路通过动态配置接口来调节接收时钟的相位，从而实现不同传输延迟下的可靠传输。