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公开(公告)号：CN110718263A
公开(公告)日：2020-01-21
申请号：CN201910846816.9
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G11C29/56 , G11C29/44 , G06F11/263
Abstract: 芯片访存通路的高效分段测试系统、方法，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器，测试存储器用于模拟存储器的读、写延迟行为。方法包括步骤S01,存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路能正常访问，执行步骤S02,不能正常访问，执行步骤S03；步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。本发明便于定位芯片访存通路问题，加速芯片的访存通路调试过程，还可实现多种DDR4流程的调试工作。
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公开(公告)号：CN110688209A
公开(公告)日：2020-01-14
申请号：CN201910852487.9
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种基于二叉树的大窗口访存流量调度缓冲结构及方法。一种基于二叉树的大窗口访存流量调度缓冲结构，包括存储条目，用于记录访存请求的信息；空条目队列，用于以队列的形式挂载存储条目；调度二叉树，用于以二叉树的形式组织存储条目。访存请求的信息包括访存请求信息、条目的左子指针、条目的右子指针。本申请在访存请求到达缓冲时，即将其组织成二叉树结构，在发射时只需要选择二叉树的根节点即可，能够在面对大量访存请求时，实现大规模的访存请求调度，挖掘访存序列的局部性，提高访存带宽，缓解访存墙问题。
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公开(公告)号：CN101989241A
公开(公告)日：2011-03-23
申请号：CN200910165363.X
申请日：2009-08-07
Applicant: 无锡江南计算技术研究所
IPC: G06F13/16
Abstract: 一种读-修改-写处理系统及方法。所述读-修改-写处理系统通过子命令生成单元，使得任一时刻读-修改-写处理系统可以并行处理多个“读-修改-写”命令。以同类型命令优先通过的方式对所获得的内存操作命令进行仲裁，使得同一类型的命令可以得到优先通过，并随即处理。所述读-修改-写处理系统及方法可以避开“对于同一激活行的读写访问之间存在的时间间隔较大”这一问题对访存性能的影响，并可以减少数据总线的读写方向切换次数，从而提高了访存带宽。
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公开(公告)号：CN115328658A
公开(公告)日：2022-11-11
申请号：CN202211045594.9
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
IPC: G06F9/50
Abstract: 本发明公开了一种支持混合精度运算的数据访存方法及装置，涉及人工智能技术领域，包括：获取存储数据精度库和运算数据精度库，生成访存指令库；判断访存指令类型；为存储访存指令时，选取对应的访存指令，将与访存指令一起发来的待存储的运算数据转换成目标存储器的存储数据精度格式数据，送入至目标存储器进行存储；为运算访存指令时，选取对应的访存指令，将存储器发出的数据转换成目标运算程序的运算数据精度格式数据，送入至目标运算程序进行运行。本发明使用较小的处理代价，高效实现了统一数据存储格式的目的，且数据精度灵活可配，支持多种精度运算，另外在线的转置模式可以有效提高处理器性能。
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公开(公告)号：CN110716797A
公开(公告)日：2020-01-21
申请号：CN201910852485.X
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种面向多请求来源的DDR4性能平衡调度结构及方法。一种面向多请求来源的DDR4性能平衡调度结构，包括多个访存请求调度缓冲，用于提高对应访存请求来源的访存带宽；多来源的连续仲裁部件，用于选择出一个访存请求进行发射；DDR4存储器件，用于接收多来源的连续仲裁部件发射的访存请求。一种面向多请求来源的DDR4性能平衡调度方法，包括L1.对每个访存请求来源的访存请求均设置一个访存请求调度缓冲；L2.多来源的连续仲裁部件通过仲裁策略选择出一个访存请求进行发射。本申请面向多请求来源分别设置多个访存请求调度缓冲，能够在提高访存带宽的同时，减少对访存延迟的影响，提高了系统的综合访存性能。
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Patent Agency Ranking
公开(公告)号：CN110704366A
公开(公告)日：2020-01-17
申请号：CN201910858177.8
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F15/78
Abstract: 本发明涉及大规模FPGA验证平台实现技术领域，具体为一种基于FPGA内部IDDR和ODDR电路的管脚复用装置及方法。一种基于FPGA内部IDDR和ODDR电路的管脚复用装置，包括输入输出单元，以IDDR电路作为输入、ODDR电路作为输出。一种基于FPGA内部IDDR和ODDR电路的管脚复用方法，包括1）采用FPGA内部的IDDR电路和ODDR电路为基本输入输出单元。本申请采用FPGA内部的IDDR电路和ODDR电路为基本输入输出单元，实现多FPGA片间的信号传输，有效控制了输入输出的延迟一致性；FPGA片间仅传输数据信号，不传输倍频发送时钟，其数据通过本地时钟产生的倍频接收时钟进行采样接收，该电路通过动态配置接口来调节接收时钟的相位，从而实现不同传输延迟下的可靠传输。
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公开(公告)号：CN103377154B
公开(公告)日：2016-04-13
申请号：CN201210125461.2
申请日：2012-04-25
Applicant: 无锡江南计算技术研究所
Abstract: 一种存储器的访存控制装置及方法、处理器及北桥芯片。所述存储器的访存控制装置，包括：请求解析单元，用于将访存请求解析成操作命令序列，所述操作命令序列包括若干操作命令；仲裁单元，用于按仲裁条件对所述操作命令序列中的操作命令进行仲裁，以将操作命令发送至所述存储器。相对于现有技术，本发明技术方案通过请求解析单元并行地发送操作命令序列，并利用第一时序约束、第二时序约束和第三时序约束控制发送同一操作命令序列中的当前操作命令和与所述当前操作命令相邻的前一操作命令之间的时间间隔，不仅可以并行访问多个存储体，而且能够并行访问多个存储体组，实现了多维并行访存，显著缩短访存请求的平均处理时间，提高系统整体访存性能。
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公开(公告)号：CN102446087B
公开(公告)日：2014-02-26
申请号：CN201010508876.9
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种指令预取方法与预取装置。所述指令预取装置，用于向处理器核心提供指令预取服务，包括：取指控制单元，用于接收处理器核心提供的预取请求，基于所述预取请求在指令缓存单元搜索与所述预取请求对应的指令，或指示指令缓存单元从片外主存中获取与所述预取请求对应的指令；基于所述预取请求指示指令缓存单元将与预取请求对应的指令提供给处理器核心；指令缓存单元，用于存储指令；响应所述取指控制单元的指示，从片外主存中获取与所述预取请求对应的指令，以及将与预取请求对应的指令提供给处理器核心。本发明的指令预取方法与预取装置以较为简便的方式实现了多核处理器的指令预取，简化了硬件指令存储的管理逻辑，提高了处理器的处理效率。
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公开(公告)号：CN102446158B
公开(公告)日：2013-09-18
申请号：CN201010508842.X
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F9/50
Abstract: 一种多核处理器及多核处理器组，包括至少一个主核、至少一个从核阵列、第一互连结构和从核互连结构，所述从核阵列包括多个从核，所述从核与主核异构，其中，所述第一互连结构和从核互连结构用于所述主核与所述从核阵列间的通信，所述从核互连结构还用于所述从核阵列中任意两从核间的通信，作为一个优选的技术方案，所述主核为通用处理器核，所述从核为微结构和指令集经过精简优化的处理器核，且所述多核处理器集成在同一芯片上。本发明改善了处理器核之间的通信效率，提高了整个多核处理器的计算密度，实现了通用控制功能和高计算密度的均衡。
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公开(公告)号：CN110727465B
公开(公告)日：2021-08-10
申请号：CN201910859911.2
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供一种基于配置查找表的协议可重构一致性实现方法，涉及微处理器设计技术领域，该方法包括以下步骤：S1：在一致性处理逻辑中增加配套的一致性状态查找表；S2：判断是否修改一致性协议，若是则将参数写入查找表，并执行S3；反之直接执行S3；S3：在一致性流水线处理中读取当前地址请求的命中状态信息；S4：当前请求的请求类型和命中状态信息查询查找表；S5：根据查询结果进行一致性操作，并返回S2。本发明一种基于配置查找表的协议可重构一致性实现方法支持对一致性协议的修正或扩展，甚至不同的一致性协议，以适应不同需求，保证在不更改硬件设计，就可以实现协议的修正或扩展，甚至可以修改成更适用于当前课题需求的其他一致性协议。
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