公开(公告)号：CN1926686A

公开(公告)日：2007-03-07

申请号：CN200480042436.1

申请日：2004-05-28

Applicant: 富士通株式会社

Inventor： 八重樫铁男 ,  永井孝一

IPC: H01L27/105 ,  H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/57

Abstract: 以包围各铁电电容器(101)的方式形成有密封环(102)。另外，以包围多个铁电电容器(101)的方式形成有密封环(103)。并且，以包围全部的铁电电容器(101)方式，且在切割线(110)的内侧沿切割线(110)而形成有密封环(104)。

公开(公告)号：CN1926667A

公开(公告)日：2007-03-07

申请号：CN200480042616.X

申请日：2004-04-22

Applicant: 富士通株式会社

Inventor： 八重樫铁男 ,  永井孝一

IPC: H01L21/304 ,  H01L21/66 ,  H01L21/8239 ,  H01L27/105

CPC classification number: H01L23/544 ,  H01L2223/54453 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体基板，其由以下部分构成：晶片；第一台阶结构，其由以第一面积率形成在上述晶片的表面上的多个台阶部构成；第二台阶结构，其由以不同的第二面积率形成在上述表面上的多个台阶部构成；层间绝缘膜，其以覆盖上述第一及第二台阶结构的方式形成在上述表面上，并具有平坦表面，在上述表面上，至少具有被上述层间绝缘膜所覆盖的第一及第二膜厚监控图案，在上述表面上以包围上述第一膜厚监控图案的方式形成有由其他的多个图案构成的第一图案组，并在上述表面上，以包围上述第二膜厚监控图案的方式形成有由其他的多个图案构成的第二图案组，在上述表面上，上述第一膜厚监控图案及上述第一图案组具有第三面积率，上述第二膜厚监控图案及上述第二图案组具有第四面积率，上述第三面积率和上述第四面积率互不相同。

公开(公告)号：CN1901146A

公开(公告)日：2007-01-24

申请号：CN200610066109.0

申请日：2006-03-24

Applicant: 富士通株式会社

Inventor： 西乡薰 ,  永井孝一

IPC: H01L21/56 ,  H01L23/28 ,  C09K3/10

Abstract: 本发明提供半导体器件及其制造方法，其能实现微型化且高度集成的FeRAM超薄半导体芯片，其中尽管为薄型封装结构，但铁电电容器的特性退化能够得到抑制。利用其填充剂含量值设定在重量百分比90％－ 93％的范围内的密封树脂，将该半导体芯片塑封起来，从而形成封装结构。本发明的半导体器件包括：半导体芯片，包含通过排列多个半导体元件构成的存储器单元，每个半导体元件包含铁电电容器结构，该铁电电容器结构通过将具有铁电特性的铁电膜夹在两个电极之间构成；以及密封树脂，用以覆盖并密封上述半导体芯片，该半导体器件形成具有1.27mm或更低的安装高度的薄型封装结构。

公开(公告)号：CN101351880A

公开(公告)日：2009-01-21

申请号：CN200580052447.2

申请日：2005-12-28

Applicant: 富士通株式会社

Inventor： 菅原弘纪 ,  永井孝一

IPC: H01L21/8246 ,  H01L21/768 ,  H01L23/522 ,  H01L27/105

CPC classification number: H01L28/57 ,  H01L21/76801 ,  H01L21/76829 ,  H01L21/76838 ,  H01L27/11507 ,  H01L27/11509

Abstract: 本发明提供一种半导体器件及其制造方法。在半导体衬底(1)的上方，形成了铁电电容器之后，形成布线(24a)。形成将布线(24a)覆盖的阻挡膜(25)。形成氧化硅膜(26)，该氧化硅膜(26)填埋相邻布线(24a)之间的间隙。通过CMP法研磨氧化硅膜(26)，直到阻挡膜(25)的表面露出为止。在阻挡膜(25)及氧化硅膜(26)上形成阻挡膜(27)。形成作为阻挡膜(25、27)的氧化铝膜。

公开(公告)号：CN101252086A

公开(公告)日：2008-08-27

申请号：CN200810080861.X

申请日：2008-02-22

Applicant: 富士通株式会社

Inventor： 菊池秀明 ,  永井孝一 ,  菊池友幸

IPC: H01L21/3105 ,  H01L21/3115 ,  H01L21/768 ,  H01L23/532

Abstract: 本发明提供一种半导体器件及其制造方法，所述方法包括以下步骤：在半导体衬底上方形成第一绝缘膜；通过将杂质离子注入所述第一绝缘膜的预定深度，在所述第一绝缘膜中形成杂质层；以及在形成所述杂质层后，通过对所述第一绝缘膜进行退火，将所述杂质层改造为阻挡绝缘膜。

公开(公告)号：CN101213655A

公开(公告)日：2008-07-02

申请号：CN200580050917.1

申请日：2005-07-05

Applicant: 富士通株式会社

Inventor： 高桥诚 ,  永井孝一

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L27/11507 ,  H01L21/7685 ,  H01L23/53223 ,  H01L23/53238 ,  H01L24/03 ,  H01L24/05 ,  H01L27/105 ,  H01L27/11502 ,  H01L27/11509 ,  H01L28/55 ,  H01L28/65 ,  H01L2224/02166 ,  H01L2224/03 ,  H01L2224/05006 ,  H01L2224/05093 ,  H01L2224/05546 ,  H01L2224/05556 ,  H01L2224/0558 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05666 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0104 ,  H01L2924/01044 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/05042 ,  H01L2924/13091 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/3025 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 在本发明中，通过CMP法等使下层绝缘膜(55)的表面平坦化，在该下层绝缘膜(55)上形成上层绝缘膜(56)和金属保护膜(59)。因此，上层绝缘膜(56)和金属保护膜(59)形成为覆盖率良好的状态，能够使上层绝缘膜(56)和金属保护膜(59)最大限度地发挥对水分及氢的遮蔽功能。

公开(公告)号：CN101199053A

公开(公告)日：2008-06-11

申请号：CN200580050076.4

申请日：2005-06-09

Applicant: 富士通株式会社

Inventor： 永井孝一

IPC: H01L27/105

CPC classification number: H01L27/11507 ,  H01L27/11502 ,  H01L28/40 ,  H01L28/55 ,  H01L28/57

Abstract: 在铁电电容器结构(30)采用堆叠型电容器结构时，为了除去导电插塞(22)的表面的取向性及高度差对铁电膜(40)的影响，在下部电极(39)(或者阻挡导电膜)与导电插塞(22)之间形成层间绝缘膜(27)。层间绝缘膜(27)是，通过平坦化其表面，而与下部电极(39)或者阻挡膜这样的导电膜不同，能够以不受到下层的取向性及高度差的影响的方式形成。

公开(公告)号：CN101142668A

公开(公告)日：2008-03-12

申请号：CN200580049070.5

申请日：2005-03-16

Applicant: 富士通株式会社

Inventor： 永井孝一

IPC: H01L21/66

CPC classification number: H01L21/768 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在形成有半导体集成电路的线路区域内，在半导体基板(11)的表面上形成元件分离绝缘膜的同时，在监控区域(1)内，按照一定间距形成特定方向上延伸的5条元件分离绝缘膜(12m)。接着，在线路区域内，在半导体基板(11)上形成栅极绝缘膜以及栅电极，同时在监控区域(1)内，按照与元件分离绝缘膜(12m)具有相同间距的方式，形成与元件分离绝缘膜(12m)在同一方向上延伸的5条栅极绝缘膜(13m)以及栅电极(14m)。

公开(公告)号：CN1993828A

公开(公告)日：2007-07-04

申请号：CN200580026641.3

申请日：2005-06-29

Applicant: 富士通株式会社

Inventor： 永井孝一

IPC: H01L27/105

CPC classification number: H01L27/11507 ,  H01L27/105 ,  H01L27/11502 ,  H01L27/11509 ,  H01L28/55

Abstract: 具有：铁电电容器42，其形成在半导体基板10上，且具有下部电极36、形成在下部电极36上的铁电膜38、形成在铁电膜38上的上部电极40；氧化硅膜60，其形成在半导体基板10上及上述铁电电容器42上，且表面被平坦化；平坦的阻挡膜62，其中间夹着氧化硅膜61而形成在氧化硅膜60上，来防止氢或水分的扩散；氧化硅膜74，其形成在阻挡膜62上，且表面被平坦化；平坦的阻挡膜78，其中间夹着氧化硅膜76而形成在氧化硅膜74上，来防止氢或水分的扩散。

公开(公告)号：CN1983603A

公开(公告)日：2007-06-20

申请号：CN200710000712.3

申请日：2004-05-21

Applicant: 富士通株式会社

Inventor： 西乡薰 ,  永井孝一

IPC: H01L27/115 ,  H01L23/00 ,  H01L21/8247 ,  H01L21/02

CPC classification number: H01L27/11502 ,  H01L23/564 ,  H01L23/585 ,  H01L24/49 ,  H01L27/11507 ,  H01L28/40 ,  H01L2224/02166 ,  H01L2224/05554 ,  H01L2224/4912 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/01046 ,  H01L2924/01057 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明公开了一种半导体器件及其制造方法。所述半导体器件包括：半导体衬底；形成在所述半导体衬底之上和上方的电路部分；覆盖所述电路部分的钝化膜；电极焊盘，所述电极焊盘以电极焊盘从所述钝化膜暴露出来的方式被提供在所述电路部分的外部；以及护圈图案，所述护圈图案被提供在所述电极焊盘和所述电路部分之间，以使所述护圈图案基本包围所述电路部分。所述护圈图案从所述半导体衬底的表面延伸到所述钝化膜。