公开(公告)号：CN102511081B

公开(公告)日：2015-10-14

申请号：CN201080041761.1

申请日：2010-09-08

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  A·卡基菲鲁兹 ,  B·B·多里斯 ,  G·沙伊迪

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L21/2257 ,  H01L21/26586 ,  H01L29/165 ,  H01L29/41775 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834

Abstract: 本发明提供一种高性能半导体结构和一种用于制造此结构的方法。所述半导体结构包括位于半导体衬底(12)的上表面(14)上的至少一个栅极叠层(18)，例如，FET。所述结构进一步包括第一外延半导体材料(34)，其在所述至少一个栅极叠层的沟道(40)上诱导应变。所述第一外延半导体材料位于至少一个栅极叠层的足印处，基本上在所述衬底中的一对凹陷区域(28)内，所述凹陷区域存在于所述至少一个栅极叠层的相对侧面上。扩散扩展区域(38)位于每个所述凹陷区域的所述第一外延半导体材料的上表面内。所述结构进一步包括第二外延半导体材料(36)，其位于所述扩散扩展区域的上表面上。所述第二外延半导体材料具有高于所述第一外延半导体材料的掺杂剂浓度。

公开(公告)号：CN104167361A

公开(公告)日：2014-11-26

申请号：CN201410206585.2

申请日：2014-05-16

Applicant: 国际商业机器公司

Inventor： 程慷果 ,  B·B·多里斯 ,  A·卡基菲鲁兹 ,  A·雷茨尼采克

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/10

CPC classification number: H01L21/02532 ,  H01L21/02164 ,  H01L21/02381 ,  H01L21/324 ,  H01L21/76224 ,  H01L21/76237 ,  H01L21/76283 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/1207 ,  H01L27/1211 ,  H01L29/0649 ,  H01L29/16 ,  H01L29/161 ,  H01L29/167 ,  H01L29/66795

Abstract: 本发明涉及FinFET结构及其形成方法。使用具有掺碳外延硅层的体硅衬底制造带有鳍的结构。该结构的pFET区域包括硅锗鳍。这些鳍通过对所述结构进行退火以将含锗层与邻接的晶体硅层混合而形成。所述结构还包括nFET区域，所述nFET区域包括由所述晶体硅层形成的硅鳍。在所述nFET区域中的所述含锗层被去除，从而在所述nFET区域中的所述晶体硅层下方产生空间。在所述空间内提供绝缘材料。通过浅沟槽隔离区使所述pFET区域与所述nFET区域电隔离。

公开(公告)号：CN104051502A

公开(公告)日：2014-09-17

申请号：CN201410089855.6

申请日：2014-03-12

Applicant: 国际商业机器公司

Inventor： T·N·亚当 ,  程慷果 ,  B·B·多里斯 ,  P·哈希米 ,  A·卡基菲鲁兹 ,  A·雷茨尼采克

IPC: H01L29/06

CPC classification number: H01L29/785 ,  H01L29/66795

Abstract: 本发明涉及通过阳极化形成具有介质隔离的体SiGe鳍片。提供了一种制造半导体器件的方法，该方法包括：提供包括硅层、掺杂半导体层和未掺杂硅锗层的材料叠层。通过蚀刻穿过未掺杂硅锗层、掺杂半导体层并且蚀刻含硅层的一部分，由材料叠层形成至少一个鳍片结构。形成与至少一个鳍片结构的至少一个端部接触的隔离区域。阳极化工艺去除至少一个鳍片结构的掺杂半导体层以提供空隙。沉积介质层以填充在硅层和掺杂半导体层之间的空隙。然后在至少一个鳍片结构的沟道部分形成源极和漏极区域。

公开(公告)号：CN103871893A

公开(公告)日：2014-06-18

申请号：CN201310613247.6

申请日：2013-11-27

Applicant: 国际商业机器公司

Inventor： 蔡劲 ,  K·K·陈 ,  R·H·德纳尔德 ,  B·B·多里斯 ,  B·P·林德尔 ,  R·穆拉丽达 ,  G·G·沙希迪

IPC: H01L21/336 ,  H01L29/78 ,  H01L27/092

CPC classification number: H01L29/785 ,  H01L21/823821 ,  H01L27/0886 ,  H01L27/0924 ,  H01L29/66795 ,  H01L29/7851

Abstract: 本发明涉及具有超陡逆行阱的体鳍片FET及其制造方法。一种用于在体衬底中形成鳍片晶体管的方法包括在体衬底上形成超陡逆行阱（SSRW）。阱包括在未掺杂层下形成的第一导电类型掺杂剂的掺杂部分。在未掺杂层上生长的鳍片材料。从鳍片材料形成鳍片结构，并且鳍片材料是未掺杂的或者掺杂的。邻近鳍片结构提供源极和漏极区域以形成鳍片场效应晶体管。

公开(公告)号：CN101849278A

公开(公告)日：2010-09-29

申请号：CN200880015367.3

申请日：2008-04-08

Applicant: 国际商业机器公司

Inventor： M·P·胡齐克 ,  B·B·多里斯 ,  W·K·汉森 ,  阎红雯 ,  张郢

IPC: H01L21/20

CPC classification number: H01L29/045 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28097 ,  H01L21/31138 ,  H01L21/32137 ,  H01L21/32139 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/84

Abstract: 一种用于形成微电子结构的方法使用位于目标层上方的掩模层。可使用掩模层作为蚀刻掩模来蚀刻目标层，以由目标层形成端部锥形的目标层。可将额外目标层形成在端部锥形的目标层上方，且被额外掩模层所掩蔽。可蚀刻额外目标层，以形成构图的额外目标层，其与端部锥形的目标层分隔，并且邻近端部锥形的目标层没有额外目标层残留。本方法可用于制造这样的CMOS结构，该CMOS结构所包括的nFET与pFET栅极电极具有不同的nFET与pFET栅极电极材料。

公开(公告)号：CN100547791C

公开(公告)日：2009-10-07

申请号：CN200710103803.X

申请日：2007-05-15

Applicant: 国际商业机器公司

Inventor： B·B·多里斯 ,  D·R·梅戴罗斯 ,  A·W·托波尔 ,  T·W·戴耶

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/823807 ,  H01L21/823864 ,  H01L21/823871 ,  H01L29/7843

Abstract: 本发明涉及具有用介质间隙填充物隔开的双应力物的互补金属氧化物半导体(CMOS)器件。更具体地说，本发明的每个CMOS器件都包括至少一个n沟道场效应晶体管(n-FET)和至少一个p沟道场效应晶体管(P-FET)。拉伸应力介质层覆盖n-FET，压缩应力介质层覆盖p-FET。间隙位于拉伸和压缩应力介质层之间并且用介质填充材料填充。在本发明的一个具体实施例中，拉伸和压缩应力介质层都被基本无应力的介质填充材料层覆盖。在本发明的可选实施例中，介质填充材料仅存在于拉伸和压缩应力介质层之间的间隙中。

公开(公告)号：CN100495687C

公开(公告)日：2009-06-03

申请号：CN200580042739.8

申请日：2005-12-13

Applicant: 国际商业机器公司

Inventor： D·奇丹巴尔拉奥 ,  O·H·多库马茨 ,  B·B·多里斯 ,  O·格卢斯秦柯夫 ,  朱慧珑

IPC: H01L21/84 ,  H01L27/01

CPC classification number: H01L21/84 ,  H01L27/1203 ,  H01L29/7843 ,  Y10S438/938

Abstract: 本发明提供一种应变Si结构，其中该结构的nFET区拉伸应变，且该结构的pFET区压缩应变。宽泛地说，所述应变Si结构包括：衬底；在所述衬底顶上的第一多层的叠层，所述第一多层的叠层包括在所述衬底顶上的压缩介电层和在所述压缩介电层顶上的第一半导体层，其中所述压缩介电层将拉伸应力转移到所述第一半导体层；以及在所述衬底顶上的第二多层的叠层，所述第二多层的叠层包括在所述衬底顶上的拉伸介电层和在所述拉伸介电层顶上的第二半导体层，其中所述拉伸介电层将压缩应力转移到所述第二半导体层。所述拉伸介电层和所述压缩介电层优选包括氮化物，例如Si3N4。

公开(公告)号：CN101361173A

公开(公告)日：2009-02-04

申请号：CN200780001799.4

申请日：2007-01-03

Applicant: 国际商业机器公司

Inventor： M·P·胡齐克 ,  B·B·多里斯 ,  S·古哈 ,  R·詹米 ,  V·纳拉亚南 ,  V·K·帕鲁许里 ,  Y·Y·王 ,  K·孔洪翁

IPC: H01L21/336

CPC classification number: H01L29/517 ,  H01L21/28088 ,  H01L21/823828 ,  H01L21/823857 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供半导体结构，例如场效应晶体管(FET)和/或金属－氧化物－半导体电容器(MOSCAP)，其中通过向包含金属的材料层中引入金属杂质来改变导电电极叠层的功函数，该包含金属的材料层与导电电极一起存在于电极叠层中。金属杂质的选择取决于电极具有n型功函数还是p型功函数。本发明还提供一种制造该半导体结构的方法。金属杂质的引入可以通过共沉积这样的层而实现，该层包含包含金属的材料和改变功函数的金属材料，形成其中在包含金属的材料的层之间存在金属杂质层的叠层，或者通过在包含金属的材料之上和/或之下形成包括金属杂质的材料层，然后加热该结构以将金属杂质引入包含金属的材料中而实现。

公开(公告)号：CN101090115A

公开(公告)日：2007-12-19

申请号：CN200710103803.X

申请日：2007-05-15

Applicant: 国际商业机器公司

Inventor： B·B·多里斯 ,  D·R·梅戴罗斯 ,  A·W·托波尔 ,  T·W·戴耶

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/823807 ,  H01L21/823864 ,  H01L21/823871 ,  H01L29/7843

Abstract: 本发明涉及具有用介质间隙填充物隔开的双应力物的互补金属氧化物半导体(CMOS)器件。更具体地说，本发明的每个CMOS器件都包括至少一个n沟道场效应晶体管(n－FET)和至少一个p沟道场效应晶体管(P－FET)。拉伸应力介质层覆盖n－FET，压缩应力介质层覆盖p－FET。间隙位于拉伸和压缩应力介质层之间并且用介质填充材料填充。在本发明的一个具体实施例中，拉伸和压缩应力介质层都被基本无应力的介质填充材料层覆盖。在本发明的可选实施例中，介质填充材料仅存在于拉伸和压缩应力介质层之间的间隙中。

公开(公告)号：CN101076889A

公开(公告)日：2007-11-21

申请号：CN200580042739.8

申请日：2005-12-13

Applicant: 国际商业机器公司

Inventor： D·奇丹巴尔拉奥 ,  O·H·多库马茨 ,  B·B·多里斯 ,  O·格卢斯秦柯夫 ,  朱慧珑

IPC: H01L21/84 ,  H01L27/01

CPC classification number: H01L21/84 ,  H01L27/1203 ,  H01L29/7843 ,  Y10S438/938

Abstract: 本发明提供一种应变Si结构，其中该结构的nFET区拉伸应变，且该结构的pFET区压缩应变。宽泛地说，所述应变Si结构包括：衬底；在所述衬底顶上的第一多层的叠层，所述第一多层的叠层包括在所述衬底顶上的压缩介电层和在所述压缩介电层顶上的第一半导体层，其中所述压缩介电层将拉伸应力转移到所述第一半导体层；以及在所述衬底顶上的第二多层的叠层，所述第二多层的叠层包括在所述衬底顶上的拉伸介电层和在所述拉伸介电层顶上的第二半导体层，其中所述拉伸介电层将压缩应力转移到所述第二半导体层。所述拉伸介电层和所述压缩介电层优选包括氮化物，例如Si3N4。