公开(公告)号：CN117082864A

公开(公告)日：2023-11-17

申请号：CN202310013390.5

申请日：2023-01-05

Applicant: 三星电子株式会社

Inventor： 权烔辉 ,  金孝亭 ,  闵忠基 ,  尹普彦

IPC: H10B41/35 ,  H10B41/27 ,  H10B43/35 ,  H10B43/27 ,  H01L21/762

Abstract: 半导体器件可以包括：栅堆叠，包括交替堆叠的绝缘图案和导电图案；穿透栅堆叠的第一块沟道结构；穿透栅堆叠的第二块沟道结构；以及穿透栅堆叠的隔离结构。隔离结构可以包括：块隔离结构、第一字线隔离结构和第二字线隔离结构。块隔离结构可以包括：第一侧表面，连接到第一字线隔离结构的侧表面；以及第二侧表面，连接到第二字线隔离结构的侧表面，并且第一块沟道结构包括在块隔离结构的第一侧表面与第二侧表面之间的中间沟道结构。

公开(公告)号：CN111715584B

公开(公告)日：2023-10-31

申请号：CN202010200041.0

申请日：2020-03-20

Applicant: 三星电子株式会社

Inventor： 崔承勋 ,  具滋应 ,  N·U·金 ,  徐贤教 ,  严泰民 ,  尹普彦 ,  郑润澈

IPC: B08B3/02 ,  B08B13/00 ,  H01L21/67

Abstract: 提供了一种衬底清洁设备和包括其的衬底处理系统。所述衬底清洁设备包括支承衬底的衬底支架、摆动体、头部、第一清洁液体供应结构和第二清洁液体供应结构。摆动体在衬底的主表面上沿着扫描线移动。头部耦接至摆动体，并且包括面对衬底支架的垫附接表面。第一清洁液体供应结构耦接至摆动体，并且将第一清洁液体喷洒至衬底的主表面上。第二清洁液体供应结构将第二清洁液体喷洒至衬底的主表面上。缓冲垫附接于垫附接表面。

公开(公告)号：CN115568213A

公开(公告)日：2023-01-03

申请号：CN202210654535.5

申请日：2022-06-10

Applicant: 三星电子株式会社

Inventor： 李洋熙 ,  朴钟爀 ,  尹一永 ,  尹普彦 ,  许智焕

IPC: H10B12/00

Abstract: 半导体装置可以包括衬底、图案化结构、填充图案和导电间隔件。衬底可以包括半导体芯片区域和覆盖区域。图案化结构可以包括在半导体区域上间隔开第一距离的位线结构，限定覆盖区域的第一区域和第二区域上的第一沟槽和第二沟槽，并且包括位于第二区域上并且通过第二沟槽间隔开的键结构。填充图案可以填充第一区域和第二区域上的第一沟槽和第二沟槽的下部。第一区域可以是覆盖区域的边缘部分。第二区域可以是覆盖区域的中心部分。导电间隔件可以接触填充图案的上表面，并且可以位于第一沟槽和第二沟槽中的每一个的上侧壁上。

公开(公告)号：CN105990445B

公开(公告)日：2020-11-10

申请号：CN201610147006.0

申请日：2016-03-15

Applicant: 三星电子株式会社

Inventor： 丁志玟 ,  权奇相 ,  李珍旭 ,  高绮亨 ,  朴相真 ,  白在职 ,  尹普彦 ,  尹智园

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 本发明提供了一种半导体器件及其制造方法。所述半导体器件包括：栅极间隔件，其在衬底上限定沟槽，并且包括上部和下部；栅极绝缘膜，其沿着沟槽的侧壁和底表面延伸，并且不与栅极间隔件的上部接触；下导电膜，其在栅极绝缘膜上沿着沟槽的侧壁和底表面延伸，并且不与栅极间隔件的上部重叠；以及上导电膜，其位于下导电膜上且位于栅极绝缘膜的最上面的部分上。

公开(公告)号：CN110943085A

公开(公告)日：2020-03-31

申请号：CN201910711072.X

申请日：2019-08-02

Applicant: 三星电子株式会社

Inventor： 裵珍宇 ,  辛受映 ,  高荣浩 ,  尹普彦 ,  尹一永 ,  李洋熙 ,  全喜淑

IPC: H01L27/108 ,  H01L21/8242

Abstract: 本申请提供一种半导体装置和形成该半导体装置的方法。所述形成该半导体装置的方法包括：在基底上形成模制结构；在模制结构上形成具有沉积厚度的第一掩模层；以及使第一掩模层图案化，以形成使模制结构暴露的第一掩模开口。蚀刻模制结构以形成穿透模制结构的孔。使第一掩模层减薄以形成为包括厚度小于沉积厚度的掩模部分。形成导电图案以填充孔和第一掩模开口。蚀刻包括掩模部分的第一掩模层以使模制结构暴露。导电图案包括突起。执行化学机械抛光工艺以去除导电图案的突起。

公开(公告)号：CN109427794A

公开(公告)日：2019-03-05

申请号：CN201810940714.9

申请日：2018-08-17

Applicant: 三星电子株式会社

Inventor： 黄昌善 ,  朴基喆 ,  片荣范 ,  权炳昊 ,  尹普彦

IPC: H01L27/11521 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11582 ,  H01L21/48 ,  H01L23/48

Abstract: 提供一种包括绝缘覆盖结构的半导体器件及其形成方法。该半导体器件可以包括：在衬底上垂直层叠的多个栅电极；绝缘覆盖结构，其位于所述多个栅电极上。所述绝缘覆盖结构可以包括第一上表面和第二上表面。所述第一上表面和所述衬底之间的第一距离可以大于所述第二上表面和衬底之间的第二距离。所述第一上表面可以不与所述第二上表面重叠。该半导体器件可以包括存储单元垂直结构，其穿过所述第一上表面、所述多个栅电极和所述绝缘覆盖结构。所述存储单元垂直结构可以与所述第二上表面间隔开。该半导体器件可以包括位线，其与所述存储单元垂直结构电连接。

公开(公告)号：CN106206595A

公开(公告)日：2016-12-07

申请号：CN201610365474.5

申请日：2016-05-27

Applicant: 三星电子株式会社

Inventor： 朴相真 ,  高绮亨 ,  权奇相 ,  白在职 ,  尹普彦 ,  高镛璇

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/0924 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/3065 ,  H01L21/3081 ,  H01L21/76805 ,  H01L21/76831 ,  H01L21/76897 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823828 ,  H01L23/485 ,  H01L27/0886 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/41791 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/7848 ,  H01L27/11524

Abstract: 本公开提供了半导体器件及其制造方法。第一导电类型的鳍式场效应晶体管器件可以包括具有第一蚀刻速率的第一材料的第一嵌入的源极/漏极。第一嵌入的源极/漏极可以每个包括具有凹陷部分和相对于凹陷部分的外凸起部分的上表面。第二导电类型的鳍式场效应晶体管器件可以包括具有第二蚀刻速率的第二材料的第二嵌入的源极/漏极，该第二蚀刻速率大于第一蚀刻速率。第二嵌入的源极/漏极可以每个包括处于与第一导电类型的鳍式场效应晶体管器件的外凸起部分不同的水平的上表面。

公开(公告)号：CN102034829B

公开(公告)日：2015-11-25

申请号：CN201010299123.1

申请日：2010-09-29

Applicant: 三星电子株式会社

Inventor： 金伶厚 ,  李晓山 ,  裵相元 ,  尹普彦 ,  李根泽

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11578 ,  H01L27/11556 ,  H01L27/11582

Abstract: 本发明提供一种垂直型非易失性存储器件及其制造方法。在该垂直型非易失性存储器件中，绝缘层图案设置在衬底上，该绝缘层图案具有线形状。单晶半导体图案设置在衬底上以接触绝缘层图案的两个侧壁，单晶半导体图案具有在关于衬底的垂直方向上延伸的柱形。隧穿氧化物层设置在单晶半导体图案上。下电极层图案设置在隧穿氧化物层上以及在衬底上。多个绝缘中间层图案设置在下电极层图案上，绝缘中间层图案沿单晶半导体图案彼此间隔开一距离。电荷俘获层和阻挡电介质层依次形成在绝缘中间层图案之间的隧穿氧化物层上。多个控制栅极图案设置在绝缘中间层图案之间的阻挡电介质层上。上电极层图案设置在隧穿氧化物层上以及在绝缘中间层图案的最上部上。

公开(公告)号：CN103972099A

公开(公告)日：2014-08-06

申请号：CN201410025155.0

申请日：2014-01-20

Applicant: 三星电子株式会社

Inventor： 朴栽永 ,  车知勋 ,  白在职 ,  具本荣 ,  文康薰 ,  尹普彦

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06 ,  H01L29/08

CPC classification number: H01L29/66795

Abstract: 本发明描述了一种制造半导体器件的方法。所述制造半导体器件的方法包括提供鳍状物和多个栅极，该鳍状物形成为从衬底突出，该栅极形成在鳍状物上以与所述鳍状物相交；在所述鳍状物内在相应栅极的至少一侧上形成第一凹陷；在所述第一凹陷的表面上形成氧化物层；以及通过去除所述氧化物层将第一凹陷扩展到第二凹陷中。还公开了相关的器件。

公开(公告)号：CN102034829A

公开(公告)日：2011-04-27

申请号：CN201010299123.1

申请日：2010-09-29

Applicant: 三星电子株式会社

Inventor： 金伶厚 ,  李晓山 ,  裵相元 ,  尹普彦 ,  李根泽

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11578 ,  H01L27/11556 ,  H01L27/11582

Abstract: 本发明提供一种垂直型非易失性存储器件及其制造方法。在该垂直型非易失性存储器件中，绝缘层图案设置在衬底上，该绝缘层图案具有线形状。单晶半导体图案设置在衬底上以接触绝缘层图案的两个侧壁，单晶半导体图案具有在关于衬底的垂直方向上延伸的柱形。隧穿氧化物层设置在单晶半导体图案上。下电极层图案设置在隧穿氧化物层上以及在衬底上。多个绝缘中间层图案设置在下电极层图案上，绝缘中间层图案沿单晶半导体图案彼此间隔开一距离。电荷俘获层和阻挡电介质层依次形成在绝缘中间层图案之间的隧穿氧化物层上。多个控制栅极图案设置在绝缘中间层图案之间的阻挡电介质层上。上电极层图案设置在隧穿氧化物层上以及在绝缘中间层图案的最上部上。