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公开(公告)号：CN108074603A
公开(公告)日：2018-05-25
申请号：CN201710934299.1
申请日：2017-10-10
Applicant: 三星电子株式会社
CPC classification number: G11C16/3431 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/28 , G11C16/30 , G11C16/32 , G11C16/3459 , G11C8/10 , G11C7/12 , G11C7/18 , G11C8/08 , G11C8/14
Abstract: 提供了非易失性存储器装置及其操作方法以及控制逻辑。所述非易失性存储器装置包括结合到包含串的存储器单元阵列的控制逻辑。控制逻辑被配置为在用于从被选择的串感测数据的感测操作的设置间隔期间控制被施加到未选择的串选择线的第一弱导通电压和被施加到未选择的地选择线的第二弱导通电压。未选择的串选择线和未选择的地选择线分别连接到同一个未选择的串的串选择晶体管和地选择晶体管。被选择的串和未选择的串共同连接到同一条位线。第一弱导通电压和第二弱导通电压分别小于未选择的串中的串选择晶体管和地选择晶体管的阈值电压。
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公开(公告)号：CN104143358A
公开(公告)日：2014-11-12
申请号：CN201410195246.9
申请日：2014-05-09
Applicant: 三星电子株式会社
CPC classification number: G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/3427
Abstract: 本发明涉及一种具有不同的伪字线的三维快闪存储器件和数据储存设备。一种三维(3D)快闪存储器，包括：被布置在地选择线和最低主字线之间的第一伪字线，以及被布置在串选择线和最高主字线之间的具有不同的字线配置的第二伪字线。
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公开(公告)号：CN102881329A
公开(公告)日：2013-01-16
申请号：CN201210242442.8
申请日：2012-07-12
Applicant: 三星电子株式会社
Inventor： 南尚完
CPC classification number: G11C16/14 , G11C16/16 , G11C16/26 , G11C16/3445 , H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 非易失性存储器件的擦除系统和方法包括：向非易失性存储器的多个存储单元供应擦除电压；利用到所述多个存储单元的字线的读取电压执行读取操作；以及利用到所述多个存储单元的字线中的至少一条字线的擦除验证电压执行擦除验证操作，该擦除验证电压低于读取电压。
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Patent Agency Ranking
公开(公告)号：CN119785853A
公开(公告)日：2025-04-08
申请号：CN202411675139.6
申请日：2019-01-07
Applicant: 三星电子株式会社
Abstract: 提供了一种存储器件，所述存储器件包括存储单元阵列和控制器，所述存储单元阵列包括多条字线、设置在所述多条字线上方的至少一条选择线以及穿过所述多条字线和所述至少一条选择线的沟道区，所述多条字线和所述沟道区提供多个存储单元。所述控制器通过顺序地执行第一编程操作和第二编程操作，将数据存储在所述多个存储单元中的编程存储单元中，并且基于关于所述编程存储单元的信息，确定在所述第一编程操作中输入到连接到所述编程存储单元的编程字线的编程电压。
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公开(公告)号：CN110310955B
公开(公告)日：2024-10-18
申请号：CN201811415269.0
申请日：2018-11-26
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种具有多个垂直沟道结构的三维(3D)存储器件。所述三维存储器件包括：第一存储块、第二存储块和位线。所述第一存储块包括在相对于衬底的表面的垂直方向上延伸的第一垂直沟道结构。所述第二存储块包括在所述垂直方向上位于所述第一垂直沟道结构上的第二垂直沟道结构，以及沿第一水平方向延伸并在所述垂直方向上偏移的第一串选择线和第二串选择线。所述位线在所述第一存储块与所述第二存储块之间沿所述第一水平方向延伸，并且由所述第一存储块和所述第二存储块共享。所述第二存储块可以包括都连接到所述位线和所述第一串选择线并且具有彼此不同的阈值电压的第一串选择晶体管和第二串选择晶体管。
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公开(公告)号：CN108694966B
公开(公告)日：2023-10-20
申请号：CN201810070942.5
申请日：2018-01-24
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器件包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器，其中布置了第一页缓冲器和第二页缓冲器。存储单元阵列区域和第一页缓冲器之间的第一距离小于存储单元阵列区域和第二页缓冲器之间的第二距离。第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号驱动的第二晶体管。相对于第一晶体管和第二晶体管的设计约束和工艺约束中的至少一个是不同的。
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公开(公告)号：CN109308929B
公开(公告)日：2023-10-03
申请号：CN201810722252.3
申请日：2018-06-29
Applicant: 三星电子株式会社
Abstract: 为了操作包括多个NAND串的存储器设备，当选择的字线的电压增加时，使多个NAND串中未选择的NAND串浮置，以使得未选择的NAND串的沟道电压升高。当选择的字线的电压降低时，使未选择的NAND串的沟道电压放电。当选择的字线的电压增加时，可以通过使未选择的NAND串浮置以使得未选择的NAND串的沟道电压的升高与选择的字线的电压的增加一起发生来降低负载，当选择的字线的电压降低时，可以通过在选择的字线的电压降低时使未选择的NAND串的升高的沟道电压放电来降低负载。通过这样降低选择的字线的负载，可以缩短电压建立时间并提高存储器设备的操作速度。
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公开(公告)号：CN107731252B
公开(公告)日：2023-07-04
申请号：CN201710674694.0
申请日：2017-08-09
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器设备，包括存储器单元阵列、行解码器电路、页缓冲器电路和控制逻辑电路。所述控制逻辑电路控制所述行解码器电路和所述页缓冲器电路执行：(1)预编程，即，顺序地选择多个存储器块并且增大所选存储器块的串选择晶体管或接地选择晶体管的阈值电压，以及(2)在完成所述预编程之后，主编程，即，顺序地选择所述多个存储器块、对所选存储器块的串选择晶体管或接地选择晶体管编程并且通过使用验证电压执行验证。
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