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公开(公告)号：CN111445004B
公开(公告)日：2025-05-16
申请号：CN202010048497.X
申请日：2020-01-16
Applicant: 三星电子株式会社
Inventor： 提塔许·瑞许特 , 莱恩·M·海雀 , 乔治·A·凯特尔 , 博尔纳·J·奥布拉多维奇 , 恩金·伊佩克
IPC: G06N3/0495 , G06N3/063 , G06N3/08 , G06F17/16
Abstract: 一种在包括一系列集群的电路中存储用于被训练的人工神经网络的稀疏权重矩阵的方法。所述方法包括将稀疏权重矩阵分割成至少一个第一子区块及至少一个第二子区块。所述第一子区块仅包括零值权重且所述第二子区块包括非零值权重。所述方法还包括将所述至少一个第二子区块中的非零值权重指派给电路的所述一系列集群中的至少一个集群。所述电路被配置成在利用人工神经网络进行的推断过程期间执行所述至少一个第二子区块的非零值权重与输入向量之间的矩阵‑向量乘法(MVM)。对所包含的所有元素均为零元素的子区块进行电力门控，从而降低用于推断的总能量消耗。也提供一种推断系统和一种计算机可读存储介质。
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公开(公告)号：CN109712656B
公开(公告)日：2024-09-27
申请号：CN201811243986.X
申请日：2018-10-24
Applicant: 三星电子株式会社
Inventor： 博尔纳·J·奧布拉多维奇 , 提塔许·瑞许特 , 乔治·A·凯特尔 , 麦克·S·罗德尔 , 莱恩·M·海雀
Abstract: 本发明阐述一种执行数字同或运算的硬件单元及方法及神经网络。所述硬件单元包括输入线、多对磁性结、输出晶体管以及与所述输出晶体管耦合的至少一个选择晶体管。所述输入线接收所述输入信号及所述输入信号的补数。所述磁性结存储所述权重。每一个磁性结包括参考层、自由层及位于所述参考层与所述自由层之间的非磁性分隔层。所述自由层具有稳定磁性状态且能够利用自旋转移力矩和/或自旋轨道相互作用力矩进行编程。一对磁性结中的第一磁性结接收所述输入信号。所述一对磁性结中的第二磁性结接收输入信号补数。所述输出晶体管与磁性结耦合，以使每一对磁性结形成分压器。所述输出晶体管形成感测放大器。
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公开(公告)号：CN109817255A
公开(公告)日：2019-05-28
申请号：CN201811376292.3
申请日：2018-11-19
Applicant: 三星电子株式会社
Inventor： 莱恩·M·海雀 , 博尔纳·J·奧布拉多维奇 , 乔治·A·凯特尔 , 提塔许·瑞许特
Abstract: 一种权重单元包括第一双向存储元件及第二双向存储元件，所述第一双向存储元件及所述第二双向存储元件各自被配置成在第一电阻状态与和第一电阻状态不同的第二电阻状态之间切换。第一输入线连接到第一双向存储元件的第一端子，且第二输入线连接到第二双向存储元件的第一端子。正向偏置的第一二极管将第一双向存储元件的第二端子连接到第一输出线，反向偏置的第二二极管将第二双向存储元件的第二端子连接到第二输出线，反向偏置的第三二极管将第一双向存储元件的第二端子连接到第二输出线，且正向偏置的第四二极管将第二双向存储元件的第二端子连接到第一输出线。也提供一种集成电路和一种执行乘法及累加运算的方法。
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公开(公告)号：CN109712656A
公开(公告)日：2019-05-03
申请号：CN201811243986.X
申请日：2018-10-24
Applicant: 三星电子株式会社
Inventor： 博尔纳·J·奧布拉多维奇 , 提塔许·瑞许特 , 乔治·A·凯特尔 , 麦克·S·罗德尔 , 莱恩·M·海雀
Abstract: 本发明阐述一种执行数字同或运算的硬件单元及方法及神经网络。所述硬件单元包括输入线、多对磁性结、输出晶体管以及与所述输出晶体管耦合的至少一个选择晶体管。所述输入线接收所述输入信号及所述输入信号的补数。所述磁性结存储所述权重。每一个磁性结包括参考层、自由层及位于所述参考层与所述自由层之间的非磁性分隔层。所述自由层具有稳定磁性状态且能够利用自旋转移力矩和/或自旋轨道相互作用力矩进行编程。一对磁性结中的第一磁性结接收所述输入信号。所述一对磁性结中的第二磁性结接收输入信号补数。所述输出晶体管与磁性结耦合，以使每一对磁性结形成分压器。所述输出晶体管形成感测放大器。
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Patent Agency Ranking
公开(公告)号：CN105633165B
公开(公告)日：2020-08-04
申请号：CN201510845580.9
申请日：2015-11-26
Applicant: 三星电子株式会社
Inventor： 乔治·A·凯特尔 , 伯纳·乔司·奥勃特道威 , 罗伯特·克里斯图福·博文 , 马克·S·罗迪尔
Abstract: 提供了包括异质结的半导体器件、电子器件及其接触结构。所述半导体器件可以包括金属接触件和沟道区，该沟道区具有在半导体器件的操作(导通状态)期间用于沟道区中的多数载流子的第一半导体材料。源/漏区可以包括包含第二半导体材料的半导体材料合金以及位于金属接触件和沟道区之间的至少一个异质结，其中，异质结形成用于多数载流子的能带边缘偏移，该能带边缘偏移小于或等于约0.2eV。
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公开(公告)号：CN111446080A
公开(公告)日：2020-07-24
申请号：CN202010049595.5
申请日：2020-01-16
Applicant: 三星电子株式会社
IPC: H01G7/06 , H01L29/78 , G16C60/00 , G06F30/20 , G06F111/10 , G06F119/14
Abstract: 本发明提供一种电路元件以及复合场效应晶体管。在一些实施例中，电路元件包含第一端子、第二端子以及层状结构。层状结构可包含连接到第一端子的第一导电层、位于第一导电层上的第一压电层、位于第一压电层上的第二压电层以及连接到第二端子的第二导电层。第一压电层可具有第一压电张量和第一电容率张量，且第二压电层可具有第二压电张量和第二电容率张量，第二压电张量和第二电容率张量中的一个或两个分别地不同于第一压电张量和第一电容率张量。
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公开(公告)号：CN111445004A
公开(公告)日：2020-07-24
申请号：CN202010048497.X
申请日：2020-01-16
Applicant: 三星电子株式会社
Inventor： 提塔许·瑞许特 , 莱恩·M·海雀 , 乔治·A·凯特尔 , 博尔纳·J·奥布拉多维奇 , 恩金·伊佩克
Abstract: 一种在包括一系列集群的电路中存储用于被训练的人工神经网络的稀疏权重矩阵的方法。所述方法包括将稀疏权重矩阵分割成至少一个第一子区块及至少一个第二子区块。所述第一子区块仅包括零值权重且所述第二子区块包括非零值权重。所述方法还包括将所述至少一个第二子区块中的非零值权重指派给电路的所述一系列集群中的至少一个集群。所述电路被配置成在利用人工神经网络进行的推断过程期间执行所述至少一个第二子区块的非零值权重与输入向量之间的矩阵-向量乘法(MVM)。对所包含的所有元素均为零元素的子区块进行电力门控，从而降低用于推断的总能量消耗。也提供一种推断系统和一种计算机可读存储介质。
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公开(公告)号：CN109712891A
公开(公告)日：2019-05-03
申请号：CN201811249938.1
申请日：2018-10-25
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/78
Abstract: 一种为半导体装置提供源极-漏极应力结构的方法，所述半导体装置包括源极区及漏极区。在所述源极区及所述漏极区中形成凹槽。绝缘层覆盖所述源极区及所述漏极区。所述凹槽延伸穿过位于所述源极区及所述漏极区上方的所述绝缘层。提供材料A与材料B的均质混合物层。所述均质混合物层的一些部分位于所述凹槽中。所述均质混合物层的所述部分具有高度及宽度。所述高度除以所述宽度大于三。所述均质混合物层的位于所述凹槽中的部分的顶表面是自由的。使所述均质混合物层反应以形成包含化合物AxBy的经反应的均质混合物层。所述化合物AxBy占据的体积小于所述均质混合物层的对应部分。
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公开(公告)号：CN107180792A
公开(公告)日：2017-09-19
申请号：CN201710123958.3
申请日：2017-03-03
Applicant: 三星电子株式会社
Inventor： 乔治·A·凯特尔 , 洪俊顾 , 马克·S·罗德尔 , 达尔门达·雷迪·帕勒
IPC: H01L21/8234 , H01L29/06 , H01L21/336 , H01L29/78
CPC classification number: H01L29/0665 , B82Y10/00 , H01L21/02532 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/84 , H01L27/092 , H01L27/1211 , H01L29/0673 , H01L29/0847 , H01L29/1033 , H01L29/42384 , H01L29/66439 , H01L29/66545 , H01L29/66553 , H01L29/6656 , H01L29/66636 , H01L29/66742 , H01L29/7842 , H01L29/786 , H01L29/78687 , H01L29/78696 , H01L29/785 , H01L21/823431 , H01L29/0649
Abstract: 公开了一种半导体装置及形成半导体装置的方法。半导体装置的n沟道组件包括第一水平纳米片(hNS)堆叠件，p沟道组件包括第二hNS堆叠件。第一hNS堆叠件包括具有多个第一牺牲层和至少一个第一沟道层的第一栅极结构。第一内部间隔件设置在至少一个第一牺牲层和第一源极/漏极结构之间，其中，第一内部间隔件具有第一长度。第二hNS堆叠件包括具有多个第二牺牲层和至少一个第二沟道层的第二栅极结构。第二内部间隔件设置在至少一个第二牺牲层与第二源极/漏极结构之间，其中，第二内部间隔件具有比第一长度大的第二长度。
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