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公开(公告)号：CN119297066A
公开(公告)日：2025-01-10
申请号：CN202411366749.8
申请日：2024-09-29
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01J37/32
Abstract: 本申请提供了一种控制电路以及刻蚀真空系统，其中，该控制电路，包括：电源模块、互锁控制模块以及开关模块；互锁控制模块包括：供电控制单元以及连接控制单元；连接控制单元的输出端分别与等离子刻蚀机的入口载锁以及等离子刻蚀机的出口载锁连接；供电控制单元用于在开关模块导通时上电，并向连接控制单元发出电磁信号；连接控制单元用于在电磁信号的作用下，在连接控制单元的输出端与入口载锁以及等离子刻蚀机的真空抽取装置之间形成回路，以将入口载锁与等离子刻蚀机的真空抽取装置导通，且将出口载锁与等离子刻蚀机的真空抽取装置断开。本申请能够对等离子刻蚀机的真空抽取过程进行控制，从而有效避免了大气回灌现象的产生。
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公开(公告)号：CN118352229A
公开(公告)日：2024-07-16
申请号：CN202410512979.4
申请日：2024-04-26
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/28 , H01L21/02 , H01L21/67 , H01L29/423
Abstract: 本发明的实施例提供一种原位掺杂层制备方法及半导体器件，涉及半导体器件技术领域。该原位掺杂层制备方法包括：提供一带有沟槽的衬底；沿沟槽的表面生长氧化层；在沟槽内生长预设厚度的多晶硅层时，按照预设的掺杂气体浓度、预设的掺杂气体流量通入掺杂气体，得到原位掺杂多晶硅；其中，当掺杂气体浓度一定时，掺杂气体流量与原位掺杂多晶硅的均匀性满足第一比例关系；当掺杂气体流量一定时，掺杂气体浓度与原位掺杂多晶硅的均匀性满足第二比例关系；第一比例关系、第二比例关系用于改善均匀性。本发明通过调整掺杂气体浓度和/或掺杂气体流量，以在满足制备要求的同时，大大提高多晶硅膜厚及方块电阻的均匀性。
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公开(公告)号：CN115116843A
公开(公告)日：2022-09-27
申请号：CN202210908631.8
申请日：2022-07-29
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/3065 , H01L21/308 , B81C1/00
Abstract: 本申请提供了一种深硅刻蚀方法，涉及半导体工艺技术领域。该方法包括：提供一硅衬底；在刻蚀环境下向硅衬底通入刻蚀气体SF6，以对硅衬底进行刻蚀，并形成沟槽；在预设时间后向硅衬底通入钝化气体O2，以在沟槽表面形成SiO2钝化层；去除沟槽底部的SiO2钝化层；重复执行通入SF6、O2以及去除底部SiO2钝化层的步骤，直至达到预设刻蚀深度；其中，SiO2钝化层的生成速率大于与SF6的反应速率。本申请提供的深硅刻蚀方法具有刻蚀速率更快的优点。
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公开(公告)号：CN114927421A
公开(公告)日：2022-08-19
申请号：CN202210547545.9
申请日：2022-05-18
Applicant: 捷捷微电(南通)科技有限公司
Inventor： 王友伟
IPC: H01L21/329 , H01L21/768 , H01L29/40 , H01L29/872
Abstract: 本申请提供了一种沟槽肖特基器件及其制作方法，涉及半导体技术领域。首先提供一外延片，其中，外延片包括沟槽，然后基于沟槽的侧壁与外延片的台面生长多层场板结构；其中，多层场板结构中包括刻蚀停止层，再基于多层场板结构的表面沉积多晶硅与介质层，再对介质层进行刻蚀，直至刻蚀至刻蚀停止层，以形成接触孔，然后去除接触孔中位于外延片台面的场板结构，最后沿接触孔的表面沉积势垒金属与正面金属。本申请提供的沟槽肖特基器件及其制作方法具有降低了成本，提升了接触孔刻蚀的均匀性。
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公开(公告)号：CN114613680A
公开(公告)日：2022-06-10
申请号：CN202210369030.4
申请日：2022-04-08
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本申请提供了一种屏蔽栅沟槽器件制作方法，涉及半导体技术领域。首先提供带有沟槽的外延层，然后基于外延层与沟槽的表面先后生长场氧化层与多晶，其中，多晶位于沟槽内与外延层的表面，再沿多晶的表面离子注入氧气，以使外延层的表层、与外延层的表层接触的多晶氧化，并形成隔离层，再利用湿法腐蚀工艺先后去除位于隔离层表面的多晶、隔离层，以形成带多晶的外延结构，最后利用所述外延结构制作屏蔽栅沟槽器件。本申请提供的屏蔽栅沟槽器件制作方法具有成本低且提升了产能的优点。
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Patent Agency Ranking
公开(公告)号：CN114975123B
公开(公告)日：2025-03-21
申请号：CN202210552715.2
申请日：2022-05-19
Applicant: 捷捷微电(南通)科技有限公司
Abstract: 本申请提供一种Trench MOS结构及其制作方法，首先对外延层进行Body注入形成注入区并进行退火处理，再在注入区进行源极离子注入及退火处理形成源极。之后再对外延层进行刻蚀形成沟槽，于沟槽内生长形成栅氧化层，并在沟槽内填充多晶硅。本方案中，在制作中先进行Body注入和源极离子注入并退火，再进行沟槽制作和多晶硅填充，如此，可有效避免Body注入和源极离子注入后退火的高温对多晶硅产生影响，进而影响器件性能。
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公开(公告)号：CN116643453B
公开(公告)日：2023-11-10
申请号：CN202310913108.9
申请日：2023-07-25
Applicant: 捷捷微电(南通)科技有限公司
Abstract: 本发明实施例提供了基于半导体器件的光刻方法，涉及半导体技术领域；方法包括：提供蚀刻沟槽后的外延片；在外延片上涂布至少两次负光刻胶，其中负光刻胶涂布于外延片的台面并填充沟槽；对涂布后的光刻胶进行曝光；并在预设条件下对曝光后的光刻胶进行显影；其中，预设条件满足：温度区间为110摄氏度‑120摄氏度、时间窗口90秒‑120秒。本发明提供的光刻方法可有效解决了沟槽Trench填充不完全的问题，避免由于光刻胶厚度不够从而导致的显影液渗透腐蚀Trench内未感光的光刻胶从而导致表面开裂的问题；并在降低工艺复杂度的情况下，有效解决了光刻工艺在光刻图形与设计上的偏差问题。
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公开(公告)号：CN116643453A
公开(公告)日：2023-08-25
申请号：CN202310913108.9
申请日：2023-07-25
Applicant: 捷捷微电(南通)科技有限公司
Abstract: 本发明实施例提供了基于半导体器件的光刻方法，涉及半导体技术领域；方法包括：提供蚀刻沟槽后的外延片；在外延片上涂布至少两次负光刻胶，其中负光刻胶涂布于外延片的台面并填充沟槽；对涂布后的光刻胶进行曝光；并在预设条件下对曝光后的光刻胶进行显影；其中，预设条件满足：温度区间为110摄氏度‑120摄氏度、时间窗口90秒‑120秒。本发明提供的光刻方法可有效解决了沟槽Trench填充不完全的问题，避免由于光刻胶厚度不够从而导致的显影液渗透腐蚀Trench内未感光的光刻胶从而导致表面开裂的问题；并在降低工艺复杂度的情况下，有效解决了光刻工艺在光刻图形与设计上的偏差问题。
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公开(公告)号：CN116564895A
公开(公告)日：2023-08-08
申请号：CN202310821471.8
申请日：2023-07-06
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/8234 , H01L27/088 , H01L21/265
Abstract: 本申请实施例提供一种半导体器件制作方法和半导体器件，涉及半导体制造技术领域。该方法包括：S1.提供一带有沟槽的外延片；S2.与竖直方向呈大于0的角度注入离子，使离子经过沟槽穿过沟槽壁面注入到外延层形成预注入区域；S3.在沟槽沉积多晶硅以完成沟槽的填充；S4.在沟槽之间注入离子以与预注入区域共同形成阱区。通过本申请的技术方案制造出的半导体器件的阱区的离子分布更加均匀，离子更好地填充阱区底部，接近理想状态，并减小了漏电流的产生。
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公开(公告)号：CN116564806A
公开(公告)日：2023-08-08
申请号：CN202310821468.6
申请日：2023-07-06
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/28 , H01L29/423
Abstract: 本发明的实施例提供了一种增加沟槽底部氧化层厚度的方法，涉及半导体技术领域。增加沟槽底部氧化层厚度的方法包括：S1：在硅片上刻蚀出硅沟槽；S2：在硅片上以及硅沟槽内生长缓冲氧化层；S3：在缓冲氧化层上生长第一多晶硅淀积层、并掺杂；S4：刻蚀缓冲氧化层上的第一多晶硅淀积层；S5：在第一多晶硅淀积层上生长低温氧化层。增加沟槽底部氧化层厚度的方法利用掺杂多晶硅氧化速度比单晶硅氧化速度快的特性，在硅沟槽的底部保留适量的掺杂多晶硅，再经过氧化后硅沟槽底部形成的低温氧化层会明显比硅沟槽侧壁的低温氧化层厚，可以有效提高硅沟槽底部的低温氧化层的厚度，提高沟槽产品底部氧化层的厚度和质量。
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