公开(公告)号：CN114898789A

公开(公告)日：2022-08-12

申请号：CN202210625161.4

申请日：2022-06-02

Applicant: 安徽大学

Inventor： 戴成虎 ,  余克锋 ,  高珊 ,  彭春雨 ,  赵强 ,  卢文娟 ,  郝礼才 ,  黎轩 ,  刘立 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/413 ,  G11C11/419

Abstract: 本发明涉及基于SRAM阵列的多位同或运算的电路结构及方法。基于SRAM阵列的多位同或运算的电路结构包括N×N个SRAM存储单元，呈阵列分布，位于同一列的SRAM存储单元，所有的晶体管T5的源极与位线BL电连接，所有的晶体管T6的源极与位线BLB电连接；位于同一行的SRAM存储单元，所有的SRAM存储单元的第一行8T‑SRAM单元和第二行8T‑SRAM单元共用一个重置晶体管；所有的SRAM存储单元的第三行7T‑SRAM单元共用一个复写辅助单元。本发明能够正确完成数字域多位同或运算，相对于模拟域的计算，数字域计算具有更高的准确度，并且不需要较为复杂的A/D电路，减少电路的面积问题和电路的复杂性。

公开(公告)号：CN114496021A

公开(公告)日：2022-05-13

申请号：CN202210068745.6

申请日：2022-01-20

Applicant: 安徽大学

Inventor： 郝礼才 ,  刘新宇 ,  彭春雨 ,  赵强 ,  卢文娟 ,  高珊 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G11C11/411 ,  G11C11/413

Abstract: 本发明公开了一种14T抗辐照SRAM存储单元电路，包括8个NMOS晶体管和6个PMOS晶体管；PMOS晶体管P5和NMOS晶体管N3构成第一个反向器，PMOS晶体管P6和NMOS晶体管N4构成第二个反向器，这两个反向器交叉耦合；N1与N2对内部存储节点QB与Q进行加固，Q与QB全部由NMOS晶体管包围，这构成了极性加固结构；外围节点S0与S1由P1和P2交叉耦合，N5与N6作为下拉管；QB与Q通过N7与N8连接到BLB和BL，N7的栅极和N8的栅极均与字线WL电连接。本发明可以提高单元抗单粒子翻转能力，能够抵抗所有的单节点翻转，还可以抵抗外围存储双节点翻转，而且单元的临界电荷相对较高，单元更加稳定。

公开(公告)号：CN113921057A

公开(公告)日：2022-01-11

申请号：CN202111150160.0

申请日：2021-09-29

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 蔺智挺 ,  汪方铭 ,  吴秀龙 ,  朱志国 ,  彭春雨 ,  卢文娟 ,  赵强 ,  陈军宁

IPC: G11C11/412 ,  G11C11/418 ,  G11C11/419 ,  G06F15/78

Abstract: 本发明公开了一种在内存中实现迭代式异或计算的8T SRAM电路结构，所述电路以8T SRAM单元为基本单元设置n行n列的内存单元，每个8T SRAM单元包括两个交叉耦合的反相器、一对数据传输管以及一对控制晶体管，数据传输管设置于交叉耦合的反相器左右两侧，每一侧各设置一个；控制晶体管设置于交叉耦合的反相器之间，上下各一个，上端控制晶体管的一端与左侧反相器的输出端连接，另一端与反相器中的右侧存储节点连接；下端控制晶体管的一端与右侧反相器的输出端连接，另一端与反相器中的左侧存储节点连接。该电路不仅能够实现多行数据的异或计算，也能实现多列数据的异或计算，打破了空间上对计算的限制，因此应用场景更加广泛。

公开(公告)号：CN113314174A

公开(公告)日：2021-08-27

申请号：CN202110490070.X

申请日：2021-05-06

Applicant: 安徽大学

Inventor： 蔺智挺 ,  刘立 ,  张劲 ,  吴秀龙 ,  彭春雨 ,  卢文娟 ,  赵强 ,  陈军宁

IPC: G11C11/413 ,  G06F7/523

Abstract: 本发明公开了一种用于SRAM阵列的列移位多位乘法二进制分解运算的电路结构，所述电路包括N列6T SRAM单元组成的SRAM阵列、K个开关Sk构成的开关组、M个存储电容构成的存储电容组Cm；被乘数X的二进制位存储在同一行中相邻的n个6T SRAM单元内；乘数Y的二进制位以字线使能脉冲组合的形式来表示；高低位对应存储位置，位线在各存储电容间的移位依靠K个开关Sk构成的开关组完成；乘法运算结果的存储依靠M个存储电容构成的存储电容组Cm完成。利用该电路能够正确完成多位乘法运算，同时能够保证高LSB电压差，简化乘数的设置，增强A/D模块的可识别性，拓展运算位数。

公开(公告)号：CN111899775A

公开(公告)日：2020-11-06

申请号：CN202010723798.8

申请日：2020-07-24

Applicant: 安徽大学

Inventor： 蔺智挺 ,  钮建超 ,  赵强 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  陈军宁

IPC: G11C11/413 ,  G11C11/419

Abstract: 本发明公开了一种可实现多种逻辑功能和BCAM运算的SRAM存储单元电路，包括两个低阈值NMOSFET晶体管NMOS_LVT，记为M3，M4；两个高阈值PMOSFET晶体管PMOS_HVT，记为M1，M2；上拉电源Vdd_Boost与两个晶体管M1,M2的源极电连接，且电源电压高于位线电压；晶体管M1的源极与晶体管M2的源极电连接；晶体管M1的漏极与晶体管M2的栅极、晶体管M3的漏极电连接；晶体管M2的漏极与晶体管M1的栅极、晶体管M4的漏极电连接。该存储单元电路不仅扩展了4T存储结构的逻辑功能，而且减小了存储器的存储面积及功耗。

公开(公告)号：CN108259033A

公开(公告)日：2018-07-06

申请号：CN201810299290.2

申请日：2018-04-04

Applicant: 安徽大学

Inventor： 彭春雨 ,  黄家提 ,  孔令雨 ,  赵强 ,  吴秀龙 ,  蔺智挺 ,  高珊 ,  陈军宁

IPC: H03K19/003

Abstract: 本发明公开了一种辐射加固的高性能DICE锁存器，在传统DICE锁存器基础上增加4个PMOS晶体管，利用源隔离技术来提高锁存器的抗多节点翻转的能力。相比MDICE锁存器结构，面积、延迟和功耗都有减少，尤其存储‘1’时延迟有很大地减小。相比其他加固结构，辐射加固的高性能DICE锁存器在提高抗多节点翻转能力的同时，对面积、延迟和功耗进行了一定的折中。

公开(公告)号：CN114429774B

公开(公告)日：2025-05-27

申请号：CN202210081246.0

申请日：2022-01-24

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司 ,  合肥海图微电子有限公司

Inventor： 彭春雨 ,  强斌 ,  卢文娟 ,  赵强 ,  郝礼才 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/412 ,  G11C11/419

Abstract: 本发明公开了一种基于极性加固技术的SRAM存储电路，包括四个PMOS晶体管和十个NMOS晶体管，PMOS晶体管P1、P2作为上拉管，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3、N4、N5、N6作为下拉管，NMOS晶体管N5和N6交叉耦合；主存储节点Q和QN通过NMOS晶体管N7与N8分别与位线BL和BLB相连，冗余存储节点S0与S1通过NMOS晶体管N9与N10分别与位线BL和BLB相连；位线BL与NMOS晶体管N7与N9的源极电连接，位线BLB与NMOS晶体管N8与N10的源极电连接。利用该结构的存储电路可以提高存储单元写速度、降低单元功耗，并提高单元抗单粒子翻转SEU的能力。

公开(公告)号：CN116243751B

公开(公告)日：2025-04-25

申请号：CN202310126692.3

申请日：2023-02-07

Applicant: 安徽大学

Inventor： 赵强 ,  陈怀跃 ,  张伟强 ,  李鹏飞 ,  许鑫 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G05F1/56

Abstract: 本发明涉及模拟集成电路技术领域，更具体的，涉及一种共享BJT的带隙基准电路结构，以及采用该种电路结构布局的模块本发明通过电流镜复制两个不同比例的电流，并通过控制切换开关部转换不同支路，使同一个BJT晶体管在不同的通路导通下流过不同的电流，从而用单一的BJT晶体管替代传统的9个BJT晶体管的方式，一方面避免了传统的运放钳制端点电压过程中运放偏移带来的误差对于带隙基准电路的影响，另一方面，也减少了BJT晶体管的失配和占用面积过大的问题。

公开(公告)号：CN118138013A

公开(公告)日：2024-06-04

申请号：CN202410249381.0

申请日：2024-03-05

Applicant: 安徽大学

Inventor： 赵强 ,  王号 ,  田浪 ,  张升钺 ,  黄浩杰 ,  刘天翔 ,  徐秋虹 ,  郝礼才 ,  吴秀龙 ,  彭春雨 ,  蔺智挺

IPC: H03K3/013 ,  H03K3/356

Abstract: 本发明属于集成电路器领域，具体涉及一种源隔离与极性加固的抗双节点翻转自恢复的锁存器、模块及芯片。该锁存器包括锁存电路、反相电路和传输电路部分。反相电路用于生成时钟信号CLK的反相信号NCK及存储数据D的反相值DN。传输电路用于根据时钟信号调整锁存器的工作模式，并向存储节点输入数据。其中，锁存电路由9个PMOS晶体管P1～P9和9个NMOS晶体管N1～N9构成。形成6个存储节点：S0～S5；其中，S0、S3均被NMOS晶体管包围，形成极性加固；P1、P5和P9，P2和P6，P3和P7，P4和P8形成源隔离加固。该方案解决了现有的锁存器难以在抗节点翻转能力、功耗、面积开销、延迟指标达到较佳匹配的问题。

公开(公告)号：CN117933328A

公开(公告)日：2024-04-26

申请号：CN202410110882.0

申请日：2024-01-26

Applicant: 安徽大学

Inventor： 高珊 ,  薛泽鹏 ,  彭春雨 ,  赵强 ,  郝礼才 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC: G06N3/063 ,  G06N3/0464 ,  G06N20/00 ,  G06F15/173

Abstract: 本发明属于NPU领域，具体涉及一种适用于机器学习的硬件加速器及其对应的神经网络处理器芯片和计算机设备该硬件加速器包括：数据计算模块、数据存储模块、数据读写模块、数据分配模块和计算控制模块。数据计算模块内包含适用于的指定机器学习算法的所有算子。数据存储模块包括多个内部缓冲区。数据读写模块包含两个用于访问外部memory的DMA。数据分配模块用于根据获取的配置信息对特征图进行预处理；并在内外存储器间转移数据。计算控制模块用于根据网络配置与参数管理数据计算模块的运行。本发明的方案可以在计算机系统中提高处理机器学习算法类数据处理任务的运算效率；克服现有采用CPU或GPU的计算机在性能上的不足。