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公开(公告)号：CN113517282B
公开(公告)日：2024-12-24
申请号：CN202110315286.2
申请日：2021-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/8238 , H01L21/768 , H01L29/06 , B82Y10/00 , B82Y40/00
Abstract: 器件包括器件层，该器件层包括第一晶体管、器件层正面上的第一互连结构和器件层背面上的第二互连结构。第二互连结构包括在器件层背面的第一介电材料、穿过第一介电材料延伸到第一晶体管的第一源极/漏极区的接触件，以及包括通过接触件电连接到第一源极/漏极区的第一导电线的第一导电层。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN119153471A
公开(公告)日：2024-12-17
申请号：CN202411172221.7
申请日：2024-08-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 一种集成电路器件，包括具有多个堆叠的沟道的晶体管，每个堆叠的沟道在晶体管的源极/漏极区之间延伸。晶体管还包括位于最高沟道上方、并且在晶体管的源极/漏极区之间延伸的硬掩模纳米结构。栅极电介质和栅极金属围绕在沟道和硬掩模纳米结构周围。本申请的实施例还公开了形成集成电路器件的方法。
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公开(公告)号：CN119153468A
公开(公告)日：2024-12-17
申请号：CN202411152288.4
申请日：2024-08-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L29/78 , H01L29/423 , H01L29/417 , H01L21/77
Abstract: 器件包括：衬底；半导体沟道堆叠件，位于衬底上；栅极结构，包裹半导体沟道；源极/漏极区域，邻接半导体沟道；以及混合结构，位于源极/漏极区域和衬底之间。混合结构包括：第一半导体层，位于源极/漏极区域下方；以及隔离区域，从第一半导体层的上表面垂直延伸至第一半导体层的底面之上的层级。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN118983311A
公开(公告)日：2024-11-19
申请号：CN202411002435.X
申请日：2024-07-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L29/51 , H01L29/06
Abstract: 本发明的各种实施例提供了半导体器件结构。在一个实施例中，半导体器件结构包括：介电壁，设置在衬底上方；第一金属栅极结构部分和第二金属栅极结构部分，分别设置在介电壁的任意一侧。每个第一金属栅极结构部分和第二金属栅极结构部分包括：多个半导体层，垂直地堆叠并且彼此分离；高K(HK)介电层，设置成围绕半导体层中的每一个的至少三个表面；以及栅极电极层，设置在两个相邻的半导体层之间。半导体器件结构还包括：金属层，设置在介电壁的两个相对侧壁上。本申请的实施例还提供了形成半导体器件结构的方法。
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公开(公告)号：CN113345894B
公开(公告)日：2024-10-29
申请号：CN202110518907.7
申请日：2021-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 半导体器件包括：第一互连结构；多个沟道层，堆叠在第一互连结构上方；栅极堆叠件，包裹除了沟道层的最底部一个沟道层之外的沟道层的每个；源极/漏极部件，邻接沟道层；第一导电通孔，将第一互连结构连接至源极/漏极部件的底部；以及介电部件，位于沟道层的最底部一个沟道层和第一导电通孔之间。本申请的实施例还涉及形成半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN118825021A
公开(公告)日：2024-10-22
申请号：CN202410836538.X
申请日：2024-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234 , H01L21/762
Abstract: 本公开描述了具有与源极/漏极结构隔离的接触结构的半导体器件。该半导体结构包括栅极结构，位于衬底上；第一源极/漏极(S/D)结构和第二源极/漏极结构，位于所述栅极结构的相对侧上；隔离层，位于所述第二S/D结构上，第三S/D结构，与所述第二S/D结构相邻并且与所述第二S/D结构分隔开；以及S/D接触结构，位于所述隔离层和所述第三S/D结构上。所述隔离层将所述S/D接触结构与所述第二S/D结构分隔开。本公开的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN118800775A
公开(公告)日：2024-10-18
申请号：CN202410795415.6
申请日：2024-06-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 一种半导体器件包括：半导体衬底、第一半导体结构、第二半导体结构、第三半导体结构、介电壁和第一隔离部件。第一半导体结构、第二半导体结构和第三半导体结构设置在半导体衬底上。第一半导体结构设置在第二半导体结构和第三半导体结构之间。介电壁设置在半导体衬底上并且连接在第一半导体结构和第二半导体结构之间。第一隔离部件设置在第一半导体结构和第三半导体结构之间并且延伸到半导体衬底中。本发明的实施例还提供了形成半导体器件的方法。
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公开(公告)号：CN113675195B
公开(公告)日：2024-10-18
申请号：CN202110180184.4
申请日：2021-02-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 公开了包括形成在背侧互连结构中的空气间隔件的半导体器件及其形成方法。在实施例中，器件包括：第一晶体管结构；前侧互连结构，位于第一晶体管结构的前侧上；以及背侧互连结构，位于第一晶体管结构的背侧上，背侧互连结构包括：第一介电层，位于第一晶体管结构的背侧上；第一通孔，延伸穿过第一介电层，第一通孔电耦接至第一晶体管结构的源极/漏极区域；第一导线，电耦接至第一通孔；以及空气间隔件，在平行于第一介电层的背面的方向上与第一导线相邻。
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公开(公告)号：CN118380436A
公开(公告)日：2024-07-23
申请号：CN202410378294.5
申请日：2024-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本文公开了用于多栅极器件的自对准栅极隔离/切割技术。示例性多栅极器件包括具有围绕半导体层的栅极堆叠件的第一栅极。第一栅极设置在第一栅极隔离壁和第二栅极隔离壁之间。栅极堆叠件具有栅极电介质和栅电极，栅极堆叠件具有第一侧壁和第二侧壁，并且第一侧壁由栅极电介质和栅电极形成。栅极端盖设置在第一侧壁上。栅极帽设置在栅极堆叠件上方，并且栅极电介质的部分设置在栅电极和栅极帽之间。栅极接触件设置在所述第一栅极上。所述栅极接触件在第一栅极隔离壁上方延伸并且将第一栅极连接至第二栅极。本申请的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN118315341A
公开(公告)日：2024-07-09
申请号：CN202410307541.2
申请日：2024-03-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L21/28 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 集成电路包括NMOS全环栅(GAA)晶体管和PMOS GAA晶体管。单个栅极金属用于两个晶体管。通过包括沟道区域周围的栅极金属的第一层、栅极金属的第一层周围的半导体层以及半导体层上的栅极金属的栅极填充层，将有效功函数赋予NMOS晶体管。在PMOS晶体管中，栅极金属的栅极填充层位于栅极电介质上，而没有介于中间的半导体层。根据本申请的实施例，提供了集成电路及其形成方法。
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