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公开(公告)号：CN116417041A
公开(公告)日：2023-07-11
申请号：CN202310411108.9
申请日：2023-04-12
Applicant: 安徽大学
IPC: G11C11/412 , H10B10/00 , G11C11/419 , G11C7/10 , G11C7/12 , G11C7/18 , G11C8/08 , G11C8/14
Abstract: 本发明涉及一种基于极性加固的14T抗辐照SRAM单元、电路结构、芯片和模块。SRAM单元包括六个NMOS晶体管N1～N6和八个PMOS晶体管P1～P8。P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，P5和P6的状态分别由存储节点Q和QN控制。P2和N2，P3和N3分别构成反相器，N1和N4分别下拉两个反相器并且交叉耦合。两个主存储节点Q与QN通过N5、N6分别与位线BL和BLB电连接。两个冗余存储节点S0与S1通过P7、P8分别与位线BL和BLB电连接。其中，N5、N6由字线WL控制，P7、P8由字线WLB控制。本发明的SRAM单元在写入的过程中，通过N5、P7和N6、P8同时向存储节点Q\S0与QN\S1写入数据，提高了写入的速度，降低了电路的功耗，同时采用极性加固技术，提高了SRAM单元的抗SEU能力。
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公开(公告)号：CN116168736B
公开(公告)日：2023-06-23
申请号：CN202310409612.5
申请日：2023-04-18
Applicant: 安徽大学
IPC: G11C7/06 , G11C11/419
Abstract: 本发明涉及集成电路技术领域，更具体的，涉及基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，以及基于该电路设计的灵敏放大器模块。本发明提供了基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，结构简洁明了，方便实现。本发明采用上交叉耦合部与输入电路部直接串联的结构，避免了VDD到地串联过多MOS管导致输出电压余量较小的问题，同时实现了核心的数据放大功能。本发明采用自关断位线部来根据输出节点A0、A1电压变化，自适应地切断非目标位线与相应输入电路部中间节点的连接，断开非目标位线对输出节点的影响，从而降低失调电压和放大延时。
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公开(公告)号：CN113472327B
公开(公告)日：2023-06-20
申请号：CN202110943715.0
申请日：2021-08-17
Applicant: 安徽大学 , 合肥市微电子研究院有限公司 , 合肥海图微电子有限公司
IPC: H03K5/24
Abstract: 本发明公开了一种高速低功耗的双尾电流动态比较器电路，包括由两个反相器构成的BUFFER电路，由预放大电路和锁存器结构组成的比较器电路，从输入端输入时钟信号CLK1，能够在BUFFER电路的输出端得到一个相对于CLK1略有延迟的时钟信号CLK2；通过控制预放大电路中NMOS晶体管M1和M2的通断，使NMOS晶体管M1和M2具有接收输入信号和阻断静态电流通路的功能；在锁存阶段，通过锁存结构将锁存输出端OUT+和OUT‑锁存在相应的状态，以此实现快速锁存功能。该电路利用类似于反相器的结构控制传给预放大器输入端的信号，进而控制静态电流通路的通断，降低了锁存阶段的功耗。
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公开(公告)号：CN116192096A
公开(公告)日：2023-05-30
申请号：CN202310132496.7
申请日：2023-02-08
Applicant: 安徽大学
Abstract: 本发明属于电路技术领域，具体涉及一种基于TFET的阻塞毛刺低功耗双边沿触发器、模块、时序电路，以及采用相应时序电路的大规模数字集成电路。该触发器由十二个PTFET晶体管P1～P12，十二个NTFET晶体管N1～N12以及五个反相器INV1～INV5构成。该型阻塞毛刺低功耗双边沿触发器包括输入级、锁存电路和输出级三个部分。其中，输入级由INV1、INV2、INV3、INV4，P1、P2、P3、N1、N2、N3构成。锁存电路由P4、P5、P6、P7、P8、P9、P10、P11，以及N4、N5、N6、N7、N8、N9、N10、N11构成。输出级由P4、N11、P12、N12以及INV5构成。其中，锁存电路和输出级电路共用器件P4和N11；输入级和输出级均采用了C单元结构。本发明解决了现有TFET触发器电路中存在信号竞争、易受毛刺信号影响、器件功耗较高等问题。
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公开(公告)号：CN115811279B
公开(公告)日：2023-04-18
申请号：CN202310056204.6
申请日：2023-01-16
Applicant: 安徽大学
Abstract: 本发明空开了半导体存储器技术领域中的一种补偿位线失调电压的灵敏放大器及芯片与放大电路。灵敏放大器包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1。当位线BL为电荷共享位线，位线BLB为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。当位线BLB为电荷共享位线，位线BL为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。本发明在解决了由于失调电压引起的读取数据错误问题，在不同位线电容的情况下，本发明补偿位线失调电压能力最为突出，同时读速度快、功耗低。
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Patent Agency Ranking
公开(公告)号：CN115831189A
公开(公告)日：2023-03-21
申请号：CN202211626686.6
申请日：2022-12-16
Applicant: 安徽大学
IPC: G11C11/419 , G06F7/544 , G06F7/57
Abstract: 本发明涉及集成电路设计领域，尤其涉及基于9T‑SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片。本发明的电路结构包括计算部、冗余偏置部、灵敏放大器SA。本发明的电路结构利用冗余偏置部依据计算部的基本运算结果进行辅助计算，并通过灵敏放大器SA进行输出，省去了连接ADC模数转换电路的大面积开销，实现了存内的布尔逻辑运算和乘累加操作，保证了存储数据的独立性，提高了单元的稳定性，也使运算效率大大提高。并且本发明的电路结构基于9T‑SRAM，可保证操作时数据的独立性，抗干扰能力也好。
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公开(公告)号：CN115547383B
公开(公告)日：2023-03-03
申请号：CN202211523695.2
申请日：2022-12-01
Applicant: 安徽大学
IPC: G11C11/16
Abstract: 本发明涉及一种存储电路及磁性随机存储器读关键电路。该存储电路包括存储模块和正反馈模块。存储模块由多个存储单元构成N×M的阵列形式。N、M分别代表行数和列数。正反馈模块由M个相同的正反馈单元构成。每行存储单元共享字线WL。每列存储单元共享位线BL、反位线BLB、源线SL、反源线SLB，并与一个正反馈单元相连。正反馈单元包括开关SW1~2和NMOS管M1~2。SW1的一端连接SL，另一端与M2的漏极相连，SW2的一端连接SLB，另一端与M1的漏极相连。M1的栅极接BL，M2的栅极接BLB，M1、M2的源极接地。本发明通过正反馈单元在MRAM读过程中对单元位线电压差进行钳制，提升读操作成功率。
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公开(公告)号：CN115691608A
公开(公告)日：2023-02-03
申请号：CN202211344085.6
申请日：2022-10-31
Applicant: 安徽大学
IPC: G11C11/408 , G11C11/4097 , G11C11/40 , G06F7/523 , G06F7/501
Abstract: 本发明涉及存内计算技术领域，特别是涉及一种存内计算电路、存内可回写乘法计算电路及芯片。该存内计算电路包括自上而下依次设置的权重层、计算层和第一存储层和第二存储层；权重层用于存储二进制权重；计算层用于将外部输入的二进制权重与权重层内存储的二进制权重进行乘法运算；第一存储层用于存储高四位运算结果；第二存储层用于存储低四位运算结果；存内计算电路执行乘法操作时，将输入信号线IN_B输入的四位权重与权重层存储的四位权重的乘法运算拆分成四周期的加法运算，并将运算结果存储至第一存储层和第二存储层内。本发明的电路把乘法从基于模拟域的运算引入到基于数字域的运算，并将运算结果回存，避免了模拟域乘法所遇到的问题。
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公开(公告)号：CN115588446A
公开(公告)日：2023-01-10
申请号：CN202211244850.7
申请日：2022-10-12
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/57
Abstract: 本发明属于集成电路技术领域，具体涉及一种存储运算电路，以及一种具有TCAM和逻辑运算功能的SRAM存内计算电路和芯片。每个基础的存储运算电路包括两个用于存储数据的存储单元T1和T2，以及两个运算逻辑单元ALU1和ALU2；其中，ALU1和ALU2均包括控制端、第一输入端，第二输入端和输出端；运算逻辑单元ALU1在控制端接入VSS时为与门，控制端接入VDD时为同或门；运算逻辑单元ALU2在控制端接入VSS时为异或门，控制端接入VDD时为或门。运算逻辑单元ALU1的输入端接外接输入IN和存储单元T1；运算逻辑单元ALU2的输入端接ALU1的输出和存储单元T2。本发明解决了常规SRAM存算电路难以在单周期实现复合布尔逻辑运算的问题，提升了存算电路的运算性能和稳定性。
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公开(公告)号：CN115482855A
公开(公告)日：2022-12-16
申请号：CN202211158024.0
申请日：2022-06-08
Applicant: 安徽大学
IPC: G11C11/417 , G11C11/412
Abstract: 本发明涉及一种10T‑SRAM单元及其数据读写方法、电路结构。10T‑SRAM单元包括NMOS晶体管N0～N7以及PMOS晶体管P0～P1。存储节点QB通过N2与字线WLL、位线BLB相连；存储节点Q通过N3与字线WLR、位线BL相连；P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。
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