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公开(公告)号：CN111324383B
公开(公告)日：2022-05-10
申请号：CN202010131301.3
申请日：2020-02-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于RISC‑V指令扩展的安全协处理器结构，专用指令执行单元和通用指令执行单元分别与输出结果控制连接，处理器主流水线译码级给出的安全指令编码逻辑根据指令编码进行详细译码并将指令发送给专用指令执行单元或通用指令执行单元，指令执行完毕后通过输出结果控制逻辑将运算结果输出给处理器主流水线的写回级，由处理器主流水线实现通用寄存器的写回操作。本发明不仅避免了指令集授权问题，同时有效降低了对原始处理器的侵入性，并且扩大了对加解密算法的适用范围，具有较高的应用价值。
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公开(公告)号：CN109189719B
公开(公告)日：2022-04-19
申请号：CN201810848066.4
申请日：2018-07-27
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。
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公开(公告)号：CN109981431B
公开(公告)日：2021-09-14
申请号：CN201910198926.9
申请日：2019-03-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种CAN总线控制器数据存储电路及数据存储方法，通过设置信息处理模块实现CAN内核数据缓冲区与邮箱间的数据交互；寄存器和邮箱访问模块实现处理器与邮箱间的信息交互；RAM访问仲裁模块控制对邮箱的访问；本发明采用一块双端口RAM，该双端口RAM分为128个邮箱，通过信息处理模块的控制，使得对于任何一个发送邮箱，如果发送ID、帧信息无需改变，则每次仅需更新数据位即可；对于一个接收邮箱而言，接收的数据被处理器读出后，处理器可通过镜像寄存器，对其ID和mask位进行重新配置，以使该邮箱可以接收新的ID节点的数据；通过将邮箱进行编号存储数据，使得处理器能够明确知道数据来自哪个邮箱，无需进行ID译码。
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公开(公告)号：CN117555834A
公开(公告)日：2024-02-13
申请号：CN202311368472.8
申请日：2023-10-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种动态可重构的菊花链型中断控制器扩展结构、方法及系统，在原先菊花链型中断控制器扩展结构下，加入了动态可重构设计结构，该结构包括可编程中断源模块、选择器和选择控制单元，该结构不影响原先中断控制器结构和性能，增加的可编程中断源模块，实现全系统的中断源任意绑定，提高系统应用的灵活性。通过选择器和选择控制单元的结合可以切换原先菊花链中断控制模块或中断源动态可配置中断控制模块，二者可以根据用户灵活配置，适用性强。因此，本发明提出的扩展结构可以实现任意中断嵌套，解决原先中断控制器的菊花链型串行结构无法满足任意中断嵌套的缺陷，从而得到可扩展且可动态配置中断源，使每一路优先级可以任意配置。
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公开(公告)号：CN111275180B
公开(公告)日：2023-04-07
申请号：CN202010130325.7
申请日：2020-02-28
Applicant: 西安微电子技术研究所
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种降低深度神经网络数据迁移及功耗的卷积运算结构，包括乘法器和加法器，乘法器的输入端分别连接多路复选器MUX1和多路复选器MUX2，乘法器的输出端与多路复选器MUX1的输出端经多路复选器MUX3与加法器的输入端连接，加法器的输入端还连接有多路复选器MUX4的输入端，多路复选器MUX1、多路复选器MUX2、乘法器、多路复选器MUX3、多路复选器MUX4的输出端和加法器的输入端分别连接寄存器reg1，加法器的输出端连接寄存器reg2，寄存器reg2的输出端连接多路复选器MUX4的输入端，用于实现卷积运算的乘累加操作。本发明适用于当前所有卷积神经网络模型，在最大程度满足数据并行度的前提下，有效降低了全局计算的动态功耗，控制结构简单，具有极强的通用性。
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Patent Agency Ranking
公开(公告)号：CN108763783A
公开(公告)日：2018-11-06
申请号：CN201810550858.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
CPC classification number: G06F17/5054 , H03K19/0002
Abstract: 本发明提供一种基于LFSR的高频率低开销的奇数分频电路，立足于线性反馈移位寄存器基础上，将传统的十进制计数改为了伪随机计数方式，从而避免了位宽增大后带来的进位逻辑的复杂度攀升问题。由于采用LFSR计数器替代传统奇数分频电路中的行波进位计数器，实现了较高位数的奇数分频，它不修改原有奇数分频的规整化结构，可以复用既有的时序约束规则，降低了后端实现的复杂度。相对于异步设计的行波计数器则采用纯同步逻辑，极大的降低了时序约束的设计复杂度，且对综合工具友好。相对于行波进位计数器和约翰逊计数器，能够明显的降低资源开销。具有良好的可扩展性，在对更高频率、更高分频系数的应用中优势更加明显。
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公开(公告)号：CN108763106A
公开(公告)日：2018-11-06
申请号：CN201810551673.4
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F12/0871
Abstract: 本发明公开了一种基于交叉存储的Cache实现方法，在满足的条件下，一个周期填充一个Cache行的所有N个字，同时在命中判断周期使用同一地址读取所有M路对应的K个字，满足流水线对Cache访问的时序要求，N为Cache行的大小，K为流水线与Cache之间的数据位宽，并且N是K的整数倍，M为Cache的路数。本发明保证了可同时写入同一路一个Cache行的所有数据，又可同时读出不同路的相同地址的数据，充分利用了高性能片上总线的数据带宽，又满足了处理器流水线对Cache时序的要求。
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公开(公告)号：CN111459857B
公开(公告)日：2022-04-19
申请号：CN202010245080.2
申请日：2020-03-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种TCM控制器及数据缓存读取方法，根据第一次访问请求信号的地址从TCM中一次性取出与该地址对应的数据及与该地址连续的下一地址所对应的数据，同时获取两组数据，利用缓存设计对其中一组数据进行缓存，实现连续地址访问时，当连续访问地址与缓存地址相同，则直接从缓存中读取数据，第二次访问不通过访问TCM，而是通过访问缓存在寄存器中的数据，直接取到处理器中，将一次完整的连续读访问节省了2个周期的开销，在理想化的连续度访问中可以最大程度节省1/4的执行时间；适用于连续取值的操作，能大大提升访问效率，有效地提高了工作效率，降低芯片功耗，本发明能够实现对连续的读访问进行缓存，提高TCM控制器的访问速度，并提升处理器的访问效率。
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公开(公告)号：CN108763783B
公开(公告)日：2022-02-11
申请号：CN201810550858.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于LFSR的高频率低开销的奇数分频电路，立足于线性反馈移位寄存器基础上，将传统的十进制计数改为了伪随机计数方式，从而避免了位宽增大后带来的进位逻辑的复杂度攀升问题。由于采用LFSR计数器替代传统奇数分频电路中的行波进位计数器，实现了较高位数的奇数分频，它不修改原有奇数分频的规整化结构，可以复用既有的时序约束规则，降低了后端实现的复杂度。相对于异步设计的行波计数器则采用纯同步逻辑，极大的降低了时序约束的设计复杂度，且对综合工具友好。相对于行波进位计数器和约翰逊计数器，能够明显的降低资源开销。具有良好的可扩展性，在对更高频率、更高分频系数的应用中优势更加明显。
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公开(公告)号：CN111459857A
公开(公告)日：2020-07-28
申请号：CN202010245080.2
申请日：2020-03-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种TCM控制器及数据缓存读取方法，根据第一次访问请求信号的地址从TCM中一次性取出与该地址对应的数据及与该地址连续的下一地址所对应的数据，同时获取两组数据，利用缓存设计对其中一组数据进行缓存，实现连续地址访问时，当连续访问地址与缓存地址相同，则直接从缓存中读取数据，第二次访问不通过访问TCM，而是通过访问缓存在寄存器中的数据，直接取到处理器中，将一次完整的连续读访问节省了2个周期的开销，在理想化的连续度访问中可以最大程度节省1/4的执行时间；适用于连续取值的操作，能大大提升访问效率，有效地提高了工作效率，降低芯片功耗，本发明能够实现对连续的读访问进行缓存，提高TCM控制器的访问速度，并提升处理器的访问效率。
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