公开(公告)号：CN1714453A

公开(公告)日：2005-12-28

申请号：CN03825629.0

申请日：2003-06-06

Applicant: 富士通株式会社

Inventor： 堀井义正 ,  中林正明 ,  仓泽正树 ,  中村亘 ,  高井一章 ,  能代英之 ,  梅宫茂良

IPC: H01L27/105 ,  H01L27/04

CPC classification number: H01L27/11507 ,  H01L27/11502

Abstract: 本发明提供一种半导体器件的制造方法，该制造方法在制造具有用强电介质电容器的存储器的半导体器件的场合，既能通过控制强电介质膜的取向性维持该强电介质膜的良好的强电介质特性，又能使该强电介质膜的膜中杂质和膜中的结晶缺陷减少的半导体器件。因此由形成第1强电介质层的第1成膜工序和在上述第1强电介质层的上面形成第2强电介质层的第2成膜工序组成，上述第1成膜工序中的成膜温度大于等于600℃。

公开(公告)号：CN1649159A

公开(公告)日：2005-08-03

申请号：CN200510006845.2

申请日：2005-01-28

Applicant: 富士通株式会社

Inventor： 中村亘 ,  高井一章

IPC: H01L27/105 ,  H01L21/8239 ,  H01L21/316

Abstract: 本发明提供半导体器件及其制造方法。在形成底部电极之后，在其上形成第一铁电膜。然后，使第一铁电膜结晶。随后，在第一铁电膜上形成第二铁电膜。接着，在第二铁电膜上形成顶部电极膜，并且使第二铁电膜结晶，使得能够在保持反向极化电荷在较高水平下的同时减少漏电流。

公开(公告)号：CN100403541C

公开(公告)日：2008-07-16

申请号：CN200510006845.2

申请日：2005-01-28

Applicant: 富士通株式会社

Inventor： 中村亘 ,  高井一章

IPC: H01L27/105 ,  H01L21/8239 ,  H01L21/316

Abstract: 本发明提供半导体器件及其制造方法。在形成底部电极之后，在其上形成第一铁电膜。然后，使第一铁电膜结晶。随后，在第一铁电膜上形成第二铁电膜。接着，在第二铁电膜上形成顶部电极膜，并且使第二铁电膜结晶，使得能够在保持反向极化电荷在较高水平下的同时减少漏电流。

公开(公告)号：CN1240133C

公开(公告)日：2006-02-01

申请号：CN02141582.X

申请日：2002-09-03

Applicant: 富士通株式会社

Inventor： 彦坂幸信 ,  伊藤昭男 ,  高井一章 ,  齐藤丈靖

IPC: H01L27/10 ,  H01L27/108 ,  H01L21/8239

CPC classification number: H01L27/11509 ,  H01L21/76828 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/76895 ,  H01L27/105 ,  H01L27/11507 ,  H01L28/40

Abstract: 一种半导体器件，其中包括：构成形成于半导体基片中的晶体管的第一和第二杂质扩散区；形成在该半导体基片上的第一绝缘膜；形成在第一杂质扩散区之上的第二绝缘膜中的第一孔；形成在第一孔中并且由金属膜所制成第一导电插塞；形成在第二杂质扩散区之上的第一绝缘膜中的第二孔；第二导电插塞，其形成在第一孔中并且由与金属膜不同的难以氧化的导电材料所制成；以及电容器，其包括连接到第二导电插塞的上表面的下电极、由铁电材料和高电介质材料所形成的绝缘膜以及上电极。

公开(公告)号：CN100420024C

公开(公告)日：2008-09-17

申请号：CN03825629.0

申请日：2003-06-06

Applicant: 富士通株式会社

Inventor： 堀井义正 ,  中林正明 ,  仓泽正树 ,  中村亘 ,  高井一章 ,  能代英之 ,  梅宫茂良

IPC: H01L27/105 ,  H01L27/04

CPC classification number: H01L27/11507 ,  H01L27/11502

Abstract: 本发明提供一种半导体器件的制造方法，该制造方法在制造具有用强电介质电容器的存储器的半导体器件的场合，既能通过控制强电介质膜的取向性维持该强电介质膜的良好的强电介质特性，又能使该强电介质膜的膜中杂质和膜中的结晶缺陷减少的半导体器件。因此由形成第1强电介质层的第1成膜工序和在上述第1强电介质层的上面形成第2强电介质层的第2成膜工序组成，上述第1成膜工序中的成膜温度大于等于600℃。

公开(公告)号：CN1431713A

公开(公告)日：2003-07-23

申请号：CN02141582.X

申请日：2002-09-03

Applicant: 富士通株式会社

Inventor： 彦坂幸信 ,  伊藤昭男 ,  高井一章 ,  齐藤丈靖

IPC: H01L27/10 ,  H01L27/108 ,  H01L21/8239

CPC classification number: H01L27/11509 ,  H01L21/76828 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/76895 ,  H01L27/105 ,  H01L27/11507 ,  H01L28/40

Abstract: 一种半导体器件，其中包括：构成形成于半导体基片中的晶体管的第一和第二杂质扩散区；形成在该半导体基片上的第一绝缘膜；形成在第一杂质扩散区之上的第二绝缘膜中的第一孔；形成在第一孔中并且由金属膜所制成第一导电插塞；形成在第二杂质扩散区之上的第一绝缘膜中的第二孔；第二导电插塞，其形成在第一孔中并且由与金属膜不同的难以氧化的导电材料所制成；以及电容器，其包括连接到第二导电插塞的上表面的下电极、由铁电材料和高电介质材料所形成的绝缘膜以及上电极。