公开(公告)号：CN100420024C

公开(公告)日：2008-09-17

申请号：CN03825629.0

申请日：2003-06-06

Applicant: 富士通株式会社

Inventor： 堀井义正 ,  中林正明 ,  仓泽正树 ,  中村亘 ,  高井一章 ,  能代英之 ,  梅宫茂良

IPC: H01L27/105 ,  H01L27/04

CPC classification number: H01L27/11507 ,  H01L27/11502

Abstract: 本发明提供一种半导体器件的制造方法，该制造方法在制造具有用强电介质电容器的存储器的半导体器件的场合，既能通过控制强电介质膜的取向性维持该强电介质膜的良好的强电介质特性，又能使该强电介质膜的膜中杂质和膜中的结晶缺陷减少的半导体器件。因此由形成第1强电介质层的第1成膜工序和在上述第1强电介质层的上面形成第2强电介质层的第2成膜工序组成，上述第1成膜工序中的成膜温度大于等于600℃。

公开(公告)号：CN1714453A

公开(公告)日：2005-12-28

申请号：CN03825629.0

申请日：2003-06-06

Applicant: 富士通株式会社

Inventor： 堀井义正 ,  中林正明 ,  仓泽正树 ,  中村亘 ,  高井一章 ,  能代英之 ,  梅宫茂良

IPC: H01L27/105 ,  H01L27/04

CPC classification number: H01L27/11507 ,  H01L27/11502

Abstract: 本发明提供一种半导体器件的制造方法，该制造方法在制造具有用强电介质电容器的存储器的半导体器件的场合，既能通过控制强电介质膜的取向性维持该强电介质膜的良好的强电介质特性，又能使该强电介质膜的膜中杂质和膜中的结晶缺陷减少的半导体器件。因此由形成第1强电介质层的第1成膜工序和在上述第1强电介质层的上面形成第2强电介质层的第2成膜工序组成，上述第1成膜工序中的成膜温度大于等于600℃。