公开(公告)号：CN105321952A

公开(公告)日：2016-02-10

申请号：CN201510292330.7

申请日：2015-06-01

Applicant: 三星电子株式会社

Inventor： 延国贤 ,  金东宇 ,  黄棋铉 ,  金东谦 ,  刘东哲

IPC: H01L27/115 ,  H01L21/8247

Abstract: 提供了一种三维半导体存储装置及其制造方法，三维半导体存储装置包括：外围电路结构，位于基底上；水平有源层，位于外围电路结构上；堆叠件，设置在水平有源层上以包括多个电极；竖直结构，竖直地贯穿堆叠件；共源极区，位于堆叠件中的堆叠件之间并且在水平有源层中；以及提取区，在水平有源层中。水平有源层包括顺序地堆叠在外围电路结构上的第一有源半导体层、第二有源半导体层和第三有源半导体层。第一有源半导体层和第三有源半导体层分别掺杂有高杂质浓度和低杂质浓度，第二有源半导体层包括杂质扩散抑制材料。

公开(公告)号：CN102332453B

公开(公告)日：2015-07-15

申请号：CN201110195588.7

申请日：2011-07-13

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  黄盛珉 ,  黄棋铉 ,  张在薰

IPC: H01L27/06 ,  H01L27/115 ,  H01L21/822 ,  H01L21/8247

CPC classification number: H01L21/76254 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/42348

Abstract: 本发明公开了半导体器件及其制造方法。该半导体器件可以包括第一基板和在第一基板上的导电图案，其中导电图案设置为层叠地从所述基板竖直地延伸。有源柱可以在第一基板上从第一基板穿过导电图案竖直地延伸，以在第一基板上提供竖直的串晶体管。第二基板可以在导电图案和有源柱上并且与第一基板相对。外围电路晶体管可以在与第一基板相对的第二基板上，其中外围电路晶体管可以邻近并重叠导电图案中的最上面的图案。

公开(公告)号：CN102122661B

公开(公告)日：2015-06-24

申请号：CN201010591699.5

申请日：2010-12-16

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  黄棋铉 ,  白升宰 ,  郑载勋

IPC: H01L27/115 ,  H01L29/78 ,  H01L29/06 ,  H01L29/10 ,  G11C16/04 ,  H01L21/8247

CPC classification number: G11C16/0483 ,  H01L21/28282 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7926

Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件包括在水平方向上延伸的半导体材料的基板。多个层间电介质层在基板上。提供多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间。半导体材料的垂直沟道在基板上并沿垂直方向延伸穿过多个层间电介质层和多个栅图案。垂直沟道具有外侧壁，外侧壁具有多个沟道凹陷，每个沟道凹陷对应于多个栅图案中的栅图案。垂直沟道具有内侧壁，内侧壁在垂直方向线形延伸。信息存储层存在于每个栅图案与垂直沟道之间在凹陷中，使栅图案与垂直沟道绝缘。

公开(公告)号：CN102194824A

公开(公告)日：2011-09-21

申请号：CN201010624357.9

申请日：2010-12-31

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  李明范 ,  黄棋铉 ,  白昇宰

IPC: H01L27/115 ,  G11C16/04

CPC classification number: H01L27/11551 ,  G11C5/04 ,  G11C5/063 ,  H01L27/11556 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供一种三维半导体装置及其操作方法，该三维半导体装置包括二维地布置在基底上的有源图案、三维地布置在有源图案之间的电极、三维地布置在由有源图案和电极限定的交叉点处的存储区域。每个有源图案用作用于电连接形成在距基底高度相同处的两个不同的存储区域的共用电流路径。

公开(公告)号：CN107331667A

公开(公告)日：2017-11-07

申请号：CN201710228177.0

申请日：2017-04-10

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  崔汉枚 ,  黄棋铉

IPC: H01L27/11565 ,  H01L27/11573 ,  H01L27/11582 ,  H01L27/1157

CPC classification number: H04L5/0091 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/66666 ,  H01L29/66833 ,  H01L29/7926 ,  H04L1/1812 ,  H01L27/11573

Abstract: 一种非易失性存储结构包括：水平地延伸的基板；从基板竖直地延伸的填充绝缘图案；多个有源沟道图案，绕填充绝缘图案的周边以Z字形图案从基板竖直地延伸，每个有源沟道图案具有相应的非圆形形状的水平截面；以及多条栅线的竖直堆叠，每个竖直堆叠绕填充绝缘图案和多个有源沟道图案水平地延伸。

公开(公告)号：CN102280412A

公开(公告)日：2011-12-14

申请号：CN201110166792.6

申请日：2011-06-14

Applicant: 三星电子株式会社

Inventor： 金振均 ,  李普英 ,  黄棋铉 ,  洪恩起 ,  崔锤完

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11578 ,  H01L27/11582 ,  H01L29/66833 ,  H01L29/7926

Abstract: 本发明提供一种垂直半导体器件及其制造方法。在垂直半导体器件以及制造垂直半导体器件的方法中，在衬底上重复且交替地堆叠牺牲层和绝缘间层。所述牺牲层包含硼(B)和氮(N)并且相对于所述绝缘间层具有蚀刻选择性。半导体图案被形成在所述衬底上、通过所述牺牲层和所述绝缘间层。在所述半导体图案之间至少部分地去除牺牲层和绝缘间层，以在所述半导体图案的侧壁上形成牺牲层图案和绝缘间层图案。去除所述牺牲层图案，以在所述绝缘间层图案之间形成沟槽。所述沟槽暴露所述半导体图案的部分侧壁。在所述沟槽中的每个沟槽中形成栅结构。

公开(公告)号：CN102194826A

公开(公告)日：2011-09-21

申请号：CN201110059771.4

申请日：2011-03-03

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  李明范 ,  黄棋铉 ,  白昇宰 ,  金重浩

IPC: H01L27/115 ,  H01L23/528 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/11551 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明公开了一种三维半导体存储装置及其形成方法。非易失性存储装置包括在基底上的非易失性存储单元的串。该非易失性存储单元的串包括在基底上的非易失性存储单元的第一垂直堆叠件和在非易失性存储单元的第一垂直堆叠件上的串选择晶体管。非易失性存储单元的第二垂直堆叠件也设置在所述基底上，接地选择晶体管设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件邻近于非易失性存储单元的第一垂直堆叠件设置。结掺杂半导体区域设置在基底中。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件以串联形式电连接，使得这些堆叠件可以作为单个NAND型存储单元的串而工作。

公开(公告)号：CN111668218A

公开(公告)日：2020-09-15

申请号：CN202010091291.5

申请日：2020-02-13

Applicant: 三星电子株式会社

Inventor： 林汉镇 ,  金奇南 ,  丁炯硕 ,  郑圭镐 ,  黄棋铉

IPC: H01L27/108

Abstract: 本发明提供一种半导体器件，所述半导体器件能够通过使用包含铁电材料及顺电材料的电容器介电膜来增大电容器的电容而改善元件的性能和/或可靠性。所述半导体器件包括：被设置成彼此间隔开的第一电极与第二电极；以及电容器介电膜，设置在第一电极与第二电极之间且包括第一介电膜及第二介电膜。所述第一介电膜包括第一单金属氧化物膜及第一双金属氧化物膜中的一者，第一介电膜具有正交晶系，第二介电膜包含顺电材料，且电容器介电膜的介电常数大于第二介电膜的介电常数。

公开(公告)号：CN102194824B

公开(公告)日：2015-09-23

申请号：CN201010624357.9

申请日：2010-12-31

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  李明范 ,  黄棋铉 ,  白昇宰

IPC: H01L27/115 ,  G11C16/04

CPC classification number: H01L27/11551 ,  G11C5/04 ,  G11C5/063 ,  H01L27/11556 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供一种三维半导体装置及其操作方法，该三维半导体装置包括二维地布置在基底上的有源图案、三维地布置在有源图案之间的电极、三维地布置在由有源图案和电极限定的交叉点处的存储区域。每个有源图案用作用于电连接形成在距基底高度相同处的两个不同的存储区域的共用电流路径。

公开(公告)号：CN102097387B

公开(公告)日：2015-04-08

申请号：CN201010589009.2

申请日：2010-12-15

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  黄棋铉 ,  白升宰

IPC: H01L21/8247 ,  H01L21/316 ,  H01L21/8239

CPC classification number: H01L21/28 ,  H01L27/11548 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/792

Abstract: 本发明提供一种制造非易失性存储器的方法，包括在衬底上形成非易失性存储单元的竖直堆叠。这通过以下步骤进行：在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直堆叠；以及处理该竖直硅有源层的第二侧壁以减少该有源层中的晶体缺陷和/或减少其中的界面陷阱密度。该处理能包括将该第二侧壁暴露于氧化物种，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层。掩埋绝缘图案还可直接形成在二氧化硅钝化层上。