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公开(公告)号：CN108538847A
公开(公告)日：2018-09-14
申请号：CN201810373088.X
申请日：2013-09-11
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供了一种制造三维半导体存储装置的方法，所述方法包括：形成包括交替且重复地堆叠在基板上的牺牲层和绝缘层的多层结构；形成贯穿多层结构的开口，使得开口暴露基板；形成填充开口的下区域的下半导体层；在具有下半导体层的开口中形成竖直绝缘件和上半导体图案；将多层结构图案化以形成暴露基板的沟槽，使得沟槽与开口分隔开；去除被沟槽暴露的牺牲层以形成多个栅极区域；选择性地蚀刻被所述多个栅极区域中的至少最下方的栅极区域暴露的下半导体层，以形成具有凹进侧壁的下半导体图案；以及分别在所述多个栅极区域中形成栅极图案，其中，形成下半导体层的步骤包括将被开口暴露的基板用作种子来执行选择性外延生长工艺。
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公开(公告)号：CN105321952A
公开(公告)日：2016-02-10
申请号：CN201510292330.7
申请日：2015-06-01
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
Abstract: 提供了一种三维半导体存储装置及其制造方法，三维半导体存储装置包括：外围电路结构，位于基底上；水平有源层，位于外围电路结构上；堆叠件，设置在水平有源层上以包括多个电极；竖直结构，竖直地贯穿堆叠件；共源极区，位于堆叠件中的堆叠件之间并且在水平有源层中；以及提取区，在水平有源层中。水平有源层包括顺序地堆叠在外围电路结构上的第一有源半导体层、第二有源半导体层和第三有源半导体层。第一有源半导体层和第三有源半导体层分别掺杂有高杂质浓度和低杂质浓度，第二有源半导体层包括杂质扩散抑制材料。
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公开(公告)号：CN106716638B
公开(公告)日：2021-01-29
申请号：CN201480082144.4
申请日：2014-09-26
Applicant: 三星电子株式会社
IPC: H01L27/11578
Abstract: 本发明构思提供了半导体存储器件及其制造方法。所述半导体存储器件可以包括：多个栅极，竖直地堆叠在基底上；竖直沟道，填充竖直地贯穿所述多个栅极的沟道孔；存储层，在沟道的内侧壁上竖直地延伸。竖直沟道可以包括：下沟道，填充沟道孔的下部区域并电连接至基底；上沟道，填充沟道孔的上部区域并接触下沟道。上沟道可以在沟道孔的上部区域中沿存储层和下沟道延伸并且可以具有均匀的厚度。
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公开(公告)号：CN106716638A
公开(公告)日：2017-05-24
申请号：CN201480082144.4
申请日：2014-09-26
Applicant: 三星电子株式会社
IPC: H01L27/11578
Abstract: 本发明构思提供了半导体存储器件及其制造方法。所述半导体存储器件可以包括：多个栅极，竖直地堆叠在基底上；竖直沟道，填充竖直地贯穿所述多个栅极的沟道孔；存储层，在沟道的内侧壁上竖直地延伸。竖直沟道可以包括：下沟道，填充沟道孔的下部区域并电连接至基底；上沟道，填充沟道孔的上部区域并接触下沟道。上沟道可以在沟道孔的上部区域中沿存储层和下沟道延伸并且可以具有均匀的厚度。
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公开(公告)号：CN102201416B
公开(公告)日：2015-11-25
申请号：CN201110086496.5
申请日：2011-03-28
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: H01L29/42348 , H01L21/32137 , H01L27/0688 , H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L27/11582 , H01L29/511 , H01L29/517 , H01L29/792 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种三维半导体装置及其制造方法。该三维半导体装置包括具有设置在基底上的顺序堆叠的电极的电极结构、穿透电极结构的半导体图案、包括设置在半导体图案和电极结构之间的第一图案和第二图案的存储元件，第一图案垂直延伸以横过电极，第二图案水平延伸以横过半导体图案。
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Patent Agency Ranking
公开(公告)号：CN101034573A
公开(公告)日：2007-09-12
申请号：CN200710085499.0
申请日：2007-03-07
Applicant: 三星电子株式会社
CPC classification number: G01R3/00 , Y10T29/49151
Abstract: 可以通过以下步骤制造探针阵列：形成布置在牺牲衬底上的探针、在这些探针上形成探针衬底以及去除牺牲衬底。在一个实施例中，可以在牺牲衬底上在行和列的方向上二维地形成第一探针。可以在以行方向布置的第一探针之间形成第二探针，使得该第一和第二探针间的距离小于光刻工艺中的分辨率极限。可以在具有第一探针和第二探针的牺牲衬底上形成探针衬底，并且可以去除该牺牲衬底。
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公开(公告)号：CN107993996A
公开(公告)日：2018-05-04
申请号：CN201711012306.9
申请日：2017-10-26
Applicant: 三星电子株式会社
IPC: H01L23/40 , H01L21/822 , H01L21/02
CPC classification number: H01L27/11582 , H01L21/31111 , H01L21/76224 , H01L23/528 , H01L27/11565 , H01L27/11568 , H01L27/1157 , H01L29/0649 , H01L29/1037 , H01L29/40117 , H01L29/513 , H01L29/518 , H01L23/4012 , H01L21/022 , H01L21/8221
Abstract: 一种半导体器件包括在衬底上垂直地一个堆叠在另一个顶部的字线、字线之间的绝缘图案、连接到衬底的垂直柱、以及字线侧面处的在衬底上的剩余牺牲图案。垂直柱穿透字线和绝缘图案。绝缘图案的每个包括字线之间的第一部分以及从第一部分延伸并在剩余牺牲图案之间的第二部分。第一部分的第一厚度小于第二部分的第二厚度。
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公开(公告)号：CN103681687B
公开(公告)日：2018-04-27
申请号：CN201310412616.5
申请日：2013-09-11
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L29/51 , H01L29/423 , H01L29/04 , H01L29/10 , H01L29/792
CPC classification number: H01L27/11582 , H01L27/1157 , H01L29/04 , H01L29/1037 , H01L29/42356 , H01L29/4236 , H01L29/42364 , H01L29/511 , H01L29/7926
Abstract: 提供了一种三维（3D）半导体存储装置和一种制造该三维半导体存储装置的方法，所述装置包括：绝缘层，堆叠在基板上；水平结构，位于绝缘层之间，水平结构分别包括栅电极；竖直结构，贯穿绝缘层和水平结构，竖直结构分别包括半导体柱；以及外延图案，每个外延图案位于基板和每个竖直结构之间，其中，外延图案的最小宽度小于竖直结构中的相对应的竖直结构的宽度。
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公开(公告)号：CN101034573B
公开(公告)日：2011-04-06
申请号：CN200710085499.0
申请日：2007-03-07
Applicant: 三星电子株式会社
CPC classification number: G01R3/00 , Y10T29/49151
Abstract: 可以通过以下步骤制造探针阵列：形成布置在牺牲衬底上的探针、在这些探针上形成探针衬底以及去除牺牲衬底。在一个实施例中，可以在牺牲衬底上在行和列的方向上二维地形成第一探针。可以在以行方向布置的第一探针之间形成第二探针，使得该第一和第二探针间的距离小于光刻工艺中的分辨率极限。可以在具有第一探针和第二探针的牺牲衬底上形成探针衬底，并且可以去除该牺牲衬底。
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公开(公告)号：CN109148463B
公开(公告)日：2023-11-28
申请号：CN201810626305.1
申请日：2018-06-15
Applicant: 三星电子株式会社
Abstract: 多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。
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