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公开(公告)号：CN107946307B
公开(公告)日：2023-12-12
申请号：CN201710597611.2
申请日：2017-07-20
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极；穿透所述堆叠结构的开口中的半导体层；所述半导体层和所述堆叠结构之间的第一电介质层；以及所述堆叠结构中更靠近所述衬底而不是所述第一栅电极的下部图案，所述下部图案包括面对所述第一电介质层的第一表面以及面对所述堆叠结构的第二表面，所述第二表面与所述第一表面限定了锐角，其中所述第一电介质层包括面对所述堆叠结构的第一部分和面对所述下部图案的第一表面的第二部分，所述第二部分的厚度大于所述第一部分的厚度。
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公开(公告)号：CN107871749B
公开(公告)日：2023-06-30
申请号：CN201710839551.0
申请日：2017-09-18
Applicant: 三星电子株式会社
Abstract: 一种制造半导体器件的方法包括在衬底上形成交替地和重复地一个堆叠在另一个之上的绝缘层和牺牲层、形成穿透绝缘层和牺牲层的垂直孔、以及在垂直孔中形成垂直沟道结构。形成垂直沟道结构包括形成阻挡绝缘层、电荷存储层、隧道绝缘层和半导体图案。形成阻挡绝缘层包括形成第一氧化目标层、氧化第一氧化目标层以形成第一子阻挡层、以及形成第二子阻挡层。第一子阻挡层形成在第二子阻挡层与垂直孔的内侧壁之间。
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公开(公告)号：CN107871749A
公开(公告)日：2018-04-03
申请号：CN201710839551.0
申请日：2017-09-18
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11578
CPC classification number: H01L29/40117 , H01L21/02164 , H01L21/0217 , H01L21/0223 , H01L27/1157 , H01L27/11582 , H01L27/11578
Abstract: 一种制造半导体器件的方法包括在衬底上形成交替地和重复地一个堆叠在另一个之上的绝缘层和牺牲层、形成穿透绝缘层和牺牲层的垂直孔、以及在垂直孔中形成垂直沟道结构。形成垂直沟道结构包括形成阻挡绝缘层、电荷存储层、隧道绝缘层和半导体图案。形成阻挡绝缘层包括形成第一氧化目标层、氧化第一氧化目标层以形成第一子阻挡层、以及形成第二子阻挡层。第一子阻挡层形成在第二子阻挡层与垂直孔的内侧壁之间。
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公开(公告)号：CN107591404A
公开(公告)日：2018-01-16
申请号：CN201710546180.7
申请日：2017-07-06
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11551 , H01L21/768
CPC classification number: H01L27/11582 , H01L21/28282 , H01L27/1157 , H01L29/4234 , H01L29/42368
Abstract: 提供一种包括电介质层的半导体器件。该半导体器件包括堆叠结构和在堆叠结构内的竖直结构。该竖直结构包括具有第一宽度的下部区域和具有大于第一宽度的第二宽度的上部区域。该竖直结构还包括下部区域中的下部厚度与上部区域中的上部厚度的各自的比值彼此不同的两个电介质层。
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公开(公告)号：CN102194826A
公开(公告)日：2011-09-21
申请号：CN201110059771.4
申请日：2011-03-03
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582
Abstract: 本发明公开了一种三维半导体存储装置及其形成方法。非易失性存储装置包括在基底上的非易失性存储单元的串。该非易失性存储单元的串包括在基底上的非易失性存储单元的第一垂直堆叠件和在非易失性存储单元的第一垂直堆叠件上的串选择晶体管。非易失性存储单元的第二垂直堆叠件也设置在所述基底上，接地选择晶体管设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件邻近于非易失性存储单元的第一垂直堆叠件设置。结掺杂半导体区域设置在基底中。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件以串联形式电连接，使得这些堆叠件可以作为单个NAND型存储单元的串而工作。
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Patent Agency Ranking
公开(公告)号：CN108807385B
公开(公告)日：2024-04-30
申请号：CN201810287923.8
申请日：2018-04-03
Applicant: 三星电子株式会社
Abstract: 一种用于制造半导体器件的方法，所述方法包括：在衬底上形成模制结构，使得模制结构包括交替且重复地层叠的层间绝缘膜和牺牲膜；形成穿过模制结构的沟道孔；在沟道孔内形成垂直沟道结构；通过去除牺牲膜来暴露出层间绝缘膜的表面；沿层间绝缘膜的表面形成氧化铝膜；在氧化铝膜上形成连续膜；以及对连续膜进行氮化以形成TiN膜。
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公开(公告)号：CN107591404B
公开(公告)日：2023-06-20
申请号：CN201710546180.7
申请日：2017-07-06
Applicant: 三星电子株式会社
IPC: H10B41/35 , H10B41/20 , H01L21/768
Abstract: 提供一种包括电介质层的半导体器件。该半导体器件包括堆叠结构和在堆叠结构内的竖直结构。该竖直结构包括具有第一宽度的下部区域和具有大于第一宽度的第二宽度的上部区域。该竖直结构还包括下部区域中的下部厚度与上部区域中的上部厚度的各自的比值彼此不同的两个电介质层。
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公开(公告)号：CN102194826B
公开(公告)日：2015-09-23
申请号：CN201110059771.4
申请日：2011-03-03
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582
Abstract: 本发明公开了一种三维半导体存储装置及其形成方法。非易失性存储装置包括在基底上的非易失性存储单元的串。该非易失性存储单元的串包括在基底上的非易失性存储单元的第一垂直堆叠件和在非易失性存储单元的第一垂直堆叠件上的串选择晶体管。非易失性存储单元的第二垂直堆叠件也设置在所述基底上，接地选择晶体管设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件邻近于非易失性存储单元的第一垂直堆叠件设置。结掺杂半导体区域设置在基底中。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件以串联形式电连接，使得这些堆叠件可以作为单个NAND型存储单元的串而工作。
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公开(公告)号：CN108807385A
公开(公告)日：2018-11-13
申请号：CN201810287923.8
申请日：2018-04-03
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242 , H01L27/11568 , H01L27/11573
Abstract: 一种用于制造半导体器件的方法，所述方法包括：在衬底上形成模制结构，使得模制结构包括交替且重复地层叠的层间绝缘膜和牺牲膜；形成穿过模制结构的沟道孔；在沟道孔内形成垂直沟道结构；通过去除牺牲膜来暴露出层间绝缘膜的表面；沿层间绝缘膜的表面形成氧化铝膜；在氧化铝膜上形成连续膜；以及对连续膜进行氮化以形成TiN膜。
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公开(公告)号：CN107946307A
公开(公告)日：2018-04-20
申请号：CN201710597611.2
申请日：2017-07-20
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582
CPC classification number: H01L27/11582 , H01L23/5283 , H01L27/11565 , H01L27/11556
Abstract: 一种半导体器件包括：衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极；穿透所述堆叠结构的开口中的半导体层；所述半导体层和所述堆叠结构之间的第一电介质层；以及所述堆叠结构中更靠近所述衬底而不是所述第一栅电极的下部图案，所述下部图案包括面对所述第一电介质层的第一表面以及面对所述堆叠结构的第二表面，所述第二表面与所述第一表面限定了锐角，其中所述第一电介质层包括面对所述堆叠结构的第一部分和面对所述下部图案的第一表面的第二部分，所述第二部分的厚度大于所述第一部分的厚度。
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