公开(公告)号：CN119538845A

公开(公告)日：2025-02-28

申请号：CN202411637071.2

申请日：2024-11-15

Applicant: 鹏城实验室

Inventor： 李兴权 ,  李伟国 ,  曾智圣 ,  黄增荣 ,  陶思敏 ,  周平 ,  庄楚楠

IPC: G06F30/392 ,  G06F17/18 ,  G06F111/08

Abstract: 本申请公开了一种3D芯片布局模型及其构建方法、3D芯片布局方法，涉及3D芯片物理设计技术领域。该3D芯片布局模型包括：第一子模型和第二子模型，第一子模型的第K次迭代结果作为第二子模型第K次迭代的迭代输入参数，第二子模型第K次迭代结果作为第一子模型第K+1次迭代的迭代输入参数，K≥1；第一子模型用于基于最短线长和最少端子规则，根据线网信息和各单元的水平坐标确定各单元的层级坐标，其中，线网信息包括构成线网的单元信息；第二子模型用于根据各单元的层级坐标和线网信息对统合水平坐标进行迭代优化计算。采用上述3D芯片布局模型可以确定较优的单元坐标和端子数量，实现对3D芯片较优的布局规划。

公开(公告)号：CN116402013A

公开(公告)日：2023-07-07

申请号：CN202310317430.5

申请日：2023-03-22

Applicant: 鹏城实验室

Inventor： 李兴权 ,  李伟国 ,  陶思敏 ,  黄增荣 ,  陈仕健 ,  解壁伟

IPC: G06F30/396 ,  G06F111/04

Abstract: 本申请公开了一种时钟树联合优化方法、装置、设备及计算机可读存储介质，涉及集成电路技术领域，该方法包括：基于待优化电路中位置可变单元生成位置可变单元在待优化电路中的分布约束；构建待优化电路的传播约束；联合分布约束和传播约束，以待优化电路的时钟树的时钟信号传播周期最小为目标，生成待优化电路的优化时钟树数据。与现有方案相比，本申请在在布局和时钟树综合的求解空间上取得了更大的自由度，提高了得到更优时钟树结构的可能性，从而实现对时钟树更高程度的优化。