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公开(公告)号：CN112187276B
公开(公告)日：2023-03-21
申请号：CN202011044863.0
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M1/66
Abstract: 本发明公开的一种多通道DAC采样同步系统，属于高速串行接口芯片技术领域。旨在提供一种能够满足高速采样的DAC同步系统。本发明通过下述技术方实现：外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。
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公开(公告)号：CN109541993B
公开(公告)日：2021-03-05
申请号：CN201811263208.7
申请日：2018-10-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G05B19/042 , G01S7/03 , H01Q21/00 , G01K13/00
Abstract: 本发明公开的一种相控阵天线波束控制装置，旨在提供一种功耗低、体积小，可靠性高、可扩展，通用性强的波束控制装置，本发明通过下述技术方案予以实现：n个回形连接器通过子卡间互联，固联在适配底板上连接TR组件控制接口、电源接口和端机控制接口，1‑n个信号处理子板分别固定在1‑n个回形连接器的回形镂空区中，形成信号处理子板嵌入回形连接器；适配底板通过TR组件控制接口匹配不同平台相控阵天线，被选信号处理子板通过TR组件控制接口和状态监测接口接收来自波束控制系统端机的通信指令，解析通信指令并计算波位码，控制时序输出至回形连接器，回形连接器将信号处理子板控制信号管脚通过适配底板扇出给需要控制的TR组件。
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公开(公告)号：CN109639403A
公开(公告)日：2019-04-16
申请号：CN201811419257.5
申请日：2018-11-26
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04L7/00
CPC classification number: H04L7/0075
Abstract: 本发明公开的一种同步传输数字阵列天线基带激励数据的方法，旨在提供一种通道相位误差小，数字处理部分处理简单，功耗小的基带激励数据的方法。本发明以光纤作为采集端与接收端远距离传输媒介，采集端1～N个模/数转换器ADC1～ADCN对射频信号进行数据采样，并转换成中频信号，分别按照JESD204B协议进行数据打包并转换成高速串行数据流，送往电光转换模块将其转换成光信号，转换后通过光纤光电转换模块将光信号恢复成电信号送往接收端FPGA1‑FPGAK，并完成数据恢复，然后通过通道校准完成数据对齐，数据对齐后的采样信号同步传输至接收数据处理端FPGA全链路数据同步传输同源同步时钟网络实现数据同步处理。
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公开(公告)号：CN113948879B
公开(公告)日：2023-08-08
申请号：CN202111157118.1
申请日：2021-09-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种模块化相控阵天线装置，可维修性好、更换成本低，故障检测率高。本发明通过下述技术方案实现：插装母板通过多层PCB实现每个最小模块单元所需的电源网络、馈电网络、波控网络的均匀分布，为最小模块单元工作提供所需电源和控制信号；每个最小模块单元的4个移相器芯片以SMP连接器为直角坐标系的原点，沿X轴方向的距离dx和沿Y轴方向的距离dy分隔，并且每片移相器芯片集成了实现收发信号相位控制功能的4路6位数控移相、威尔金森功分器、放大器和24位串并转换驱动器；波控母板上的波控电路实现收发信号的幅相控制，校准电路根据每个通道的差异性实现幅相校准，电源电路给波控母板以及最小模块单元提供所需工作电源。
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公开(公告)号：CN112214445B
公开(公告)日：2023-03-21
申请号：CN202011042944.7
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F15/173 , G06F15/177 , G06F13/40 , H04L12/40 , H04L49/25 , H04L49/111 , H04L49/351
Abstract: 本发明公开的一种RapidIO交换网络数据速率可重配置硬件电路，旨在提供一种不增加硬件成本，能够提供模式和速率可重配置的RapidIO交换网络。本发明通过下述技术方案实现：用户接口单元将用户输入的速率配置信息数据组包发送至模块支持单元，并将配置相对应的时钟速率分别提供给核心处理单元、RapidIO网络交换单元，将模块支持单元配置的信息及速率配置信息适配在所连接的PE节点模块；核心处理单元将模块支持单元配置的工作时钟、模式配置信息及速率配置信息部署在RapidIO网络管理软件，控制RapidIO网络交换单元完成RapidIO网络路由配置及分配RapidIO网络ID号，建立各PE节点间的通信链路。
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Patent Agency Ranking
公开(公告)号：CN113759777A
公开(公告)日：2021-12-07
申请号：CN202111011097.2
申请日：2021-08-31
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G05B19/042 , H01Q21/00
Abstract: 本发明公开的一种相控阵天线波束控制方法，实现方式简单，计算速度快，运行效率高。本发明通过下述技术方案实现：FPGA根据数字自适应波束形成的原理和数学模型，对多路路输入的相控阵天线相位θ和俯仰角φ前端信号进行三角函数计算，将计算结果送入两路并行连接的串联乘法器，第一路乘法器1相乘得到的sin(θ)*COS(φ)的值通过乘法器4进行复乘；第二路乘法器2通过乘法器5进行相乘，乘法器4、5同时通过加法器将各分量相乘结果累加，同时相控阵天线终端传递过来的频率字f通过乘法器3进行运算，乘法器6将加法器相加的结果与乘法器3输出360/λ的值相乘后对360进行求余，再通过四舍五及求余模块得到相应的波控码。
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公开(公告)号：CN109921861B
公开(公告)日：2021-05-11
申请号：CN201910094580.8
申请日：2019-01-31
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04B15/00
Abstract: 本发明公开的一种多通道数字抗干扰SIP模块，旨在提供一种可以有效减小系统尺寸，提高系统集成度的SIP模块。本发明通过下述技术方案予以实现：模数转换芯片组、数字抗干扰算法芯片顺次串联，通过数字抗干扰算法芯片输出端连接数模转换芯片_No.1和数模转换芯片_No.2组成多通道数字抗干扰SIP模块，模数转换芯片组ADCs将多通道输入的模拟信号送入数字抗干扰算法芯片，分为两路进行处理，一路通过数模转换芯片_No.1进行数字波束形成，另一路通过数模转换芯片_No.2进行自适应抗干扰处理，根据外部计算机输出控制信号提供的模块工作所需要的角度，频率信息，将自适应抗干扰处理后的干扰数字信号转换为模拟信号输出。
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公开(公告)号：CN112199173A
公开(公告)日：2021-01-08
申请号：CN202011044892.7
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F9/48 , G06F9/50 , G06F9/54 , G06F15/177
Abstract: 本发明公开的一种双核CPU实时操作系统数据处理方法，旨在提供一种反应快速，驱动程序简单，移植工作量小的数据处理实现方法。本发明通过下述技术方案实现：采用处理信号处理板卡将FPGA逻辑产生的中断信号送入实时裸机程序，把CPU0上的实时逻辑程序存入DDR0裸机内存DDR2共享内存进行内存逻辑分配；中断信号送入CPU0的处理器上，以各自的程序运行和CPU的核间通信；通过应用程序显示非实时Linux操作系统，在CPU1上运行非实时操作系统，组成同时处理非实时任务和实时任务的双核CPU处理器操作系统；CPU0对实时硬件环境进行响应，在两个CPU共享的内存范围共享内存范围两个CPU之间的数据交换。
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公开(公告)号：CN113759777B
公开(公告)日：2023-12-05
申请号：CN202111011097.2
申请日：2021-08-31
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G05B19/042 , H01Q21/00
Abstract: 本发明公开的一种相控阵天线波束控制方法，实现方式简单，计算速度快，运行效率高。本发明通过下述技术方案实现：FPGA根据数字自适应波束形成的原理和数学模型，对多路路输入的相控阵天线相位θ和俯仰角φ前端信号进行三角函数计算，将计算结果送入两路并行连接的串联乘法器，第一路乘法器1相乘得到的sin(θ)*COS(φ)的值通过乘法器4进行复乘；第二路乘法器2通过乘法器5进行相乘，乘法器4、5同时通过加法器将各分量相乘结果累加，同时相控阵天线终端传递过来的频率字f通过乘法器3进行运算，乘法器6将加法器相加的结果与乘法器3输出360/λ的值相乘后对360进行求余，再通过四舍五及求余模块得到相应的波控码。
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公开(公告)号：CN110798211B
公开(公告)日：2023-05-23
申请号：CN201910944701.3
申请日：2019-09-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明提出了一种并行ADC采样系统传输路径延时误差的通用校准方法，旨在提供一种能够适应采样频率变化，修正多通道数据输入延时的通用方法。本发明通过下述技术方案予以实现：时钟和信号通过集成M通道的AD芯片配置为多通道输出，AD通过串行外设接口连接FPGA组成高速变采样率系统。AD对高速信号进行多通道并行采样实现第一级降速，FPGA采用串并转换原语或串并转换IP核进行串并转换实现第二级降速。FPGA配置AD发送测试序列后，启动校准指令和状态机，运行时延参数校准算法，将时延参数动态置入FPGA输入延时控制原语，对齐通道内和通道间所有数据线，AD退出测试序列输出实际信号，完成系统输入延时校准。
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