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公开(公告)号：CN111130572B
公开(公告)日：2024-04-23
申请号：CN202010010775.2
申请日：2020-01-06
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种Turbo编码快速实现方法，旨在提供一种硬件实现简单，实用性强，运算量低的Turbo编码实现方法，本发明通过下述技术方案实现：数据交织时，待编码的二进制序列输入信息数据写入伪双口RAM，根据存储于ROM表中的交织关系读出数据完成交织；待编码的码字序列输入数据信息分为两路，一路输入信息X1输入分量编码器1，得到输出序列O1，另一路输入信息通过交织器交织，对得到的信息序列X2输入分量编码器2进行编码，输出序列O2；将两个分量编码器的输出序列O1、O2送入打孔器进行码率调整，打孔器根据所需的码率进行打孔编码，并与原始信息序列输出OO进行复用，产生码字输出。本发明可以兼容不同交织关系。
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公开(公告)号：CN112787098A
公开(公告)日：2021-05-11
申请号：CN202110185087.4
申请日：2021-02-10
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种二维毫米波圆极化宽角扫描相控阵天线，涉及毫米波天线技术领域。本发明通过下述技术方案实现：天线辐射贴片以中心开十字刻等长的高阻抗匹配微带线连接矩形寄生贴片对天线进行阻抗匹配，在天线辐射贴片边角的对角平分线对称中心上，制有风车形微带辐射贴片激励等幅同相极化正交的简并模，馈电探针穿过天线介质层，通过四个矩形寄生贴片连接天线辐射贴片，每个天线单元四个馈电探针4通过等幅依次相差90°的旋转馈电结构进行馈电，风车形微带辐射贴片与四个金属化探针的四个矩形寄生贴片矩形块进行连接馈电，分别馈入相位依次相差90°的等幅激励形成圆极化辐射，天线阵列按单元间距等间距矩形排列布阵，组成天线阵列阵面。
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公开(公告)号：CN112350767A
公开(公告)日：2021-02-09
申请号：CN202011195369.4
申请日：2020-10-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04B7/185
Abstract: 本发明公开的一种TDRSS地面站信息帧均衡调制方法，能够提跟踪与数据中继卫星系统地面站数据帧周期平稳性。本发明通过下述技术方案实现：在不同类型信息帧调制接收系统中，不同数据源产生的各类信息帧，通过网络传输进入地面站每个调制器前端对应的FIFO缓冲区，按照先进先出的顺序从FIFO数据缓冲区读取信息帧，调制成中频信号，送到信息帧重排算法处理器对来自网络的各分系统数据帧进行排序,信息帧重排算法处理器以时间累积的方式对信息帧数据进行时间轮询编排，将所有数据源的信息帧重新进行均衡调制，将均衡调制的数据帧通过信道发射至卫星接收机，经卫星收机解调信息帧后，根据数据所属的数据源将信息帧分发到不同的缓冲区。
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公开(公告)号：CN112199173A
公开(公告)日：2021-01-08
申请号：CN202011044892.7
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F9/48 , G06F9/50 , G06F9/54 , G06F15/177
Abstract: 本发明公开的一种双核CPU实时操作系统数据处理方法，旨在提供一种反应快速，驱动程序简单，移植工作量小的数据处理实现方法。本发明通过下述技术方案实现：采用处理信号处理板卡将FPGA逻辑产生的中断信号送入实时裸机程序，把CPU0上的实时逻辑程序存入DDR0裸机内存DDR2共享内存进行内存逻辑分配；中断信号送入CPU0的处理器上，以各自的程序运行和CPU的核间通信；通过应用程序显示非实时Linux操作系统，在CPU1上运行非实时操作系统，组成同时处理非实时任务和实时任务的双核CPU处理器操作系统；CPU0对实时硬件环境进行响应，在两个CPU共享的内存范围共享内存范围两个CPU之间的数据交换。
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公开(公告)号：CN112199121A
公开(公告)日：2021-01-08
申请号：CN202011044864.5
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F9/4401 , G06F8/41 , G06F8/61
Abstract: 本发明公开的一种DSP按需扩容加载程序方法，旨在提供一种运行速度快，加载时间少，扩容可靠的程序扩容方法。本发明通过下述技术方案予以实现：在DSP开发环境中，将DSP需要的各个函数编译出来，将不同的处理函数使用频率写入DSP的同步动态存储器中，并形成DSP函数部署蓝图；函数被调用时，DSP引导程序根据预先安排的DSP函数部署蓝图进行输函数代码搬移，从SDRAM中拷贝到DSP的内部运行RAM上的运行位置1、运行位置2的指定存储空间中的扩容引导程序；然后在内部RAM高速运行，将程序代码写入DSP不同的处理函数代码运行在DSP的高速数据缓冲区，按需加载DSP扩容程序；加载完毕自动跳转到零地址运行。
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Patent Agency Ranking
公开(公告)号：CN111130572A
公开(公告)日：2020-05-08
申请号：CN202010010775.2
申请日：2020-01-06
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种Turbo编码快速实现方法，旨在提供一种硬件实现简单，实用性强，运算量低的Turbo编码实现方法，本发明通过下述技术方案实现：数据交织时，待编码的二进制序列输入信息数据写入伪双口RAM，根据存储于ROM表中的交织关系读出数据完成交织；待编码的码字序列输入数据信息分为两路，一路输入信息X1输入分量编码器1，得到输出序列O1，另一路输入信息通过交织器交织，对得到的信息序列X2输入分量编码器2进行编码，输出序列O2；将两个分量编码器的输出序列O1、O2送入打孔器进行码率调整，打孔器根据所需的码率进行打孔编码，并与原始信息序列输出OO进行复用，产生码字输出。本发明可以兼容不同交织关系。
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公开(公告)号：CN112199173B
公开(公告)日：2023-02-28
申请号：CN202011044892.7
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F9/48 , G06F9/50 , G06F9/54 , G06F15/177
Abstract: 本发明公开的一种双核CPU实时操作系统数据处理方法，旨在提供一种反应快速，驱动程序简单，移植工作量小的数据处理实现方法。本发明通过下述技术方案实现：采用处理信号处理板卡将FPGA逻辑产生的中断信号送入实时裸机程序，把CPU0上的实时逻辑程序存入DDR0裸机内存DDR2共享内存进行内存逻辑分配；中断信号送入CPU0的处理器上，以各自的程序运行和CPU的核间通信；通过应用程序显示非实时Linux操作系统，在CPU1上运行非实时操作系统，组成同时处理非实时任务和实时任务的双核CPU处理器操作系统；CPU0对实时硬件环境进行响应，在两个CPU共享的内存范围共享内存范围两个CPU之间的数据交换。
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公开(公告)号：CN111600810B
公开(公告)日：2021-11-19
申请号：CN202010247838.6
申请日：2020-04-01
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04L12/931 , H04L12/933 , H04L12/947 , G06F13/42
Abstract: 本发明公开的一种航电系统虚通道链路实时创建方法，旨在提供一种简单可靠，快速灵活，复杂度低的虚通道链路创建方法。本发明通过下述技术方案予以实现：基于高速串行RapidIO总线，向节点管理软件发送虚通道链路创建请求，以通道名称作为通信双方节点之间虚通道链路的首要标识，通过外部微控制单元MCU或各通信节点调试接口，注入通信双方节点的虚通道名称及虚通道相关参数；然后，节点管理软件在对各通信节点发起的虚通道创建请求信息进行存储后，对收发双方的相关参数的一致性进行匹配；按照一致性判定结果，把虚通道相关配置信息下发至相关通信节点，等待各相关节点返回确认字符ACK信号，确定是否完成虚通道链路创建工作。
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公开(公告)号：CN111600810A
公开(公告)日：2020-08-28
申请号：CN202010247838.6
申请日：2020-04-01
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04L12/931 , H04L12/933 , H04L12/947 , G06F13/42
Abstract: 本发明公开的一种航电系统虚通道链路实时创建方法，旨在提供一种简单可靠，快速灵活，复杂度低的虚通道链路创建方法。本发明通过下述技术方案予以实现：基于高速串行RapidIO总线，向节点管理软件发送虚通道链路创建请求，以通道名称作为通信双方节点之间虚通道链路的首要标识，通过外部微控制单元MCU或各通信节点调试接口，注入通信双方节点的虚通道名称及虚通道相关参数；然后，节点管理软件在对各通信节点发起的虚通道创建请求信息进行存储后，对收发双方的相关参数的一致性进行匹配；按照一致性判定结果，把虚通道相关配置信息下发至相关通信节点，等待各相关节点返回确认字符ACK信号，确定是否完成虚通道链路创建工作。
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公开(公告)号：CN111162795A
公开(公告)日：2020-05-15
申请号：CN202010010183.0
申请日：2020-01-06
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M13/11
Abstract: 本发明公开的一种基于编码子矩阵分割的LDPC编码硬件实现方法，旨在提供一种并行度高，运算量低，可扩展性良好，便于硬件实现的LDPC编码硬件实现方法。本发明通过下述技术方案实现：在FPGA编码时，首先将生成矩阵的校验部分按循环子阵的大小进行列分块，将属于同一子块的循环子阵的首行存储于ROM表中，并作为一个基本编码单元(PE)；编码状态机控制编码子模块PE从ROM表中读出一个数据存入编码移位寄存器，将输入的一比特信息，扩展为与基本编码子阵列数相同的行向量，通过与及异或操作运算，完成了多个一个循环子阵行的校验，基于ROM表的子阵存储以及生成矩阵的分块编码硬件实现编码子矩阵的分割，完成子模块的编码。
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