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公开(公告)号：CN112187276B
公开(公告)日：2023-03-21
申请号：CN202011044863.0
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M1/66
Abstract: 本发明公开的一种多通道DAC采样同步系统，属于高速串行接口芯片技术领域。旨在提供一种能够满足高速采样的DAC同步系统。本发明通过下述技术方实现：外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。
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公开(公告)号：CN113965220A
公开(公告)日：2022-01-21
申请号：CN202111159171.5
申请日：2021-09-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04B1/40
Abstract: 本发明公开的一种射频终端通用接口处理装置，通用化程度高、功能区域划分合理、可扩展性强。本发明通过下述技术方案实现：刚挠板通过带卡扣的磁吸连接器结合高速信号处理主板和接口处理副板，完成主板与副板的接口连接；接口处理副板完成模块接口处理和状态检测，以及高速接口转换电路、低速接口转换电路和检测电路的检测，高速数据处理电路采用外挂DDR和FPGA及外挂存储器SDRAM的DSP，通过外部存储器接口EMIF接口相连交互式架构，FPGA接收解析处理遥测数据，实时处理的数据通过外部存储器接口EMIF送入DSP，再通过EMIF返回给FPGA，FPGA完成对各接口控制管理，同时监控和上报射频终端工作状态。
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公开(公告)号：CN112259964A
公开(公告)日：2021-01-22
申请号：CN202011044822.1
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种多子阵相控阵天线波束控制装置，旨在提供一种可以克服传统相控阵天线响应速度慢，不能复用，连接复杂，不易扩展的波控装置。本发明通过下述技术方案实现：每个子阵分别控制N个阵元的移相，将多个子阵拼接在一起；主控板通过端机通信接口对多个子阵进行命令下发、状态监视与故障检测，单个子阵波控板独立完成数据收发，每个子阵波控板采用FPGA实现协议解析，对阵面各天线阵元单元点的相位、幅度相位码进行统一运算，将波束指向和频率算出的地址码送给每个移相器控制电路，子阵波控板将计算出波控数码、相位、幅度数据分别传输至天线阵元阵面各点，控制相应的移相器到每个天线单元，实现N个天线阵元相控阵天线波束控制。
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公开(公告)号：CN112259964B
公开(公告)日：2022-09-02
申请号：CN202011044822.1
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种多子阵相控阵天线波束控制装置，旨在提供一种可以克服传统相控阵天线响应速度慢，不能复用，连接复杂，不易扩展的波控装置。本发明通过下述技术方案实现：每个子阵分别控制N个阵元的移相，将多个子阵拼接在一起；主控板通过端机通信接口对多个子阵进行命令下发、状态监视与故障检测，单个子阵波控板独立完成数据收发，每个子阵波控板采用FPGA实现协议解析，对阵面各天线阵元单元点的相位、幅度相位码进行统一运算，将波束指向和频率算出的地址码送给每个移相器控制电路，子阵波控板将计算出波控数码、相位、幅度数据分别传输至天线阵元阵面各点，控制相应的移相器到每个天线单元，实现N个天线阵元相控阵天线波束控制。
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公开(公告)号：CN112394318B
公开(公告)日：2023-08-15
申请号：CN202011190708.X
申请日：2020-10-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明提出一种机载单站飞行试验内场无源定位测试系统，旨在提供一种无需进行实际空中飞行实验进行测试，在内场便可完成对整个定位功能相关的测试系统。本发明通过下述技术方案予以实现：实验导调子系统完成场景规划，生成场景配置文件并下发；载机平台模拟子系统完成响应场景配置，惯导数据下发，并产生同步信号；射频模拟子系统完成通过场景控制计算机内部的目标信号生成平台软件：根据实验导调开始实验指令，开展子系统联试及验证工作。将复杂信号模型库和目标轨迹和航迹模拟软件所产生最终所需要的波形文件，下发至射频目标模拟器，子系统准备工作随之结束，在场景控制计算机上实时显示飞行动态传输过程，以及在运动环境中辐射源的运动轨迹。
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Patent Agency Ranking
公开(公告)号：CN113965220B
公开(公告)日：2023-06-02
申请号：CN202111159171.5
申请日：2021-09-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04B1/40
Abstract: 本发明公开的一种射频终端通用接口处理装置，通用化程度高、功能区域划分合理、可扩展性强。本发明通过下述技术方案实现：刚挠板通过带卡扣的磁吸连接器结合高速信号处理主板和接口处理副板，完成主板与副板的接口连接；接口处理副板完成模块接口处理和状态检测，以及高速接口转换电路、低速接口转换电路和检测电路的检测，高速数据处理电路采用外挂DDR和FPGA及外挂存储器SDRAM的DSP，通过外部存储器接口EMIF接口相连交互式架构，FPGA接收解析处理遥测数据，实时处理的数据通过外部存储器接口EMIF送入DSP，再通过EMIF返回给FPGA，FPGA完成对各接口控制管理，同时监控和上报射频终端工作状态。
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公开(公告)号：CN110798211B
公开(公告)日：2023-05-23
申请号：CN201910944701.3
申请日：2019-09-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明提出了一种并行ADC采样系统传输路径延时误差的通用校准方法，旨在提供一种能够适应采样频率变化，修正多通道数据输入延时的通用方法。本发明通过下述技术方案予以实现：时钟和信号通过集成M通道的AD芯片配置为多通道输出，AD通过串行外设接口连接FPGA组成高速变采样率系统。AD对高速信号进行多通道并行采样实现第一级降速，FPGA采用串并转换原语或串并转换IP核进行串并转换实现第二级降速。FPGA配置AD发送测试序列后，启动校准指令和状态机，运行时延参数校准算法，将时延参数动态置入FPGA输入延时控制原语，对齐通道内和通道间所有数据线，AD退出测试序列输出实际信号，完成系统输入延时校准。
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公开(公告)号：CN112394318A
公开(公告)日：2021-02-23
申请号：CN202011190708.X
申请日：2020-10-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明提出一种机载单站飞行试验内场无源定位测试系统，旨在提供一种无需进行实际空中飞行实验进行测试，在内场便可完成对整个定位功能相关的测试系统。本发明通过下述技术方案予以实现：实验导调子系统完成场景规划，生成场景配置文件并下发；载机平台模拟子系统完成响应场景配置，惯导数据下发，并产生同步信号；射频模拟子系统完成通过场景控制计算机内部的目标信号生成平台软件：根据实验导调开始实验指令，开展子系统联试及验证工作。将复杂信号模型库和目标轨迹和航迹模拟软件所产生最终所需要的波形文件，下发至射频目标模拟器，子系统准备工作随之结束，在场景控制计算机上实时显示飞行动态传输过程，以及在运动环境中辐射源的运动轨迹。
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公开(公告)号：CN113507305B
公开(公告)日：2023-06-23
申请号：CN202110877456.6
申请日：2021-07-31
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种数字阵列波束形成装置，成本低，可靠性高。本发明通过下述技术方案实现：采用包含了一个本地晶振的时钟管理单元，通过时钟分配网络将得到的时钟、同步信号和本振信号，分路发送给前端若干个数字TR组件和高速信号预处理单元，并送往模拟光模块实现解波分复用；主控单元将多路采样数据分成两组分别送到高速信号预处理单元，在形成波束数据后，通过两片FPGA之间的高速接口交叉互传波束数据，在各自FPGA内形成独立多波束数据，将时频分发电路和波束数据处理实现的本振和时钟，同步分发到后级两个数字光模块后基带信号处理模块，配合网络交换机完成多个阵面控制模块的程序动态更新，实现波束数据双冗余备份的基带数据传输。
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公开(公告)号：CN113572474B
公开(公告)日：2023-02-24
申请号：CN202110877438.8
申请日：2021-07-31
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M1/12
Abstract: 本发明公开的一种多通道高速AD采样装置，通用性好，采样速率高。本发明通过下述技术方案实现：FPGA电路配置锁相环PLL和高速AD芯片，将外部连接器输入或由板载晶振，通过锁相环PLL锁相后输出AD采样时钟提供给高速AD芯片作为采样时钟；模拟中频信号通过至少4个任一路SMP插座送入ADC通道上，经过模拟匹配电路后送入模数AD采集电路进行采样，根据时钟同步电路输入同步SYNC信号，将采样信号送入各自ADC通道上串联的变压器采样，转成4组支持片间同步的低电压差分信号LVDS，采样后的高速LVDS并行数据和双沿对齐时钟信号，输出到点对点或一点对多点连接的FMC连接器，完成4路模拟信号的采样。
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