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公开(公告)号：CN112631986A
公开(公告)日：2021-04-09
申请号：CN202011580095.0
申请日：2020-12-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F15/173 , G06F15/177 , G06F9/50
Abstract: 本发明公开的一种大规模DSP并行计算装置，旨在提供一种开发环境简单，可移植性好，安全可靠的DSP并行计算装置。本发明通过下述技术方案实现：背板单元利用高速印制板PCB布线技术引出安装槽位的RIO网络与网络交换单元进行连接，每个数字信号处理器DSP芯片子卡板载DDR3芯片与加载FLASH芯片和EEPROM芯片阵列协同实现并行计算单元，DSP芯片线阵排列对称分布连接在网络交换单元的两边；控制单元通过网线连接网络交换单元，完成网络路由，基于测点计算的子任务动态分发给各计算节点，自动分配计算资源给新建立的任务，通过接收用户下发的计算任务，自动分配DSP计算资源，采用不同进程或同一进程完成所有迭代计算。
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公开(公告)号：CN111858465A
公开(公告)日：2020-10-30
申请号：CN202010609939.3
申请日：2020-06-29
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的大规模矩阵QR分解并行计算结构涉及数字信号处理领域，旨在提供一种并行逻辑清晰，吞吐率高、延迟低的三级并行计算结构，本发明通过下述技术方案实现：在采用多核处理器芯片构建处理器集群系统和QR分解并行计算结构中，顶层架构将待分解矩阵分割成多个数据分片，通过多核处理器节点间互联的通信网络分发到各级节点，各级节点根据二叉树完整结构依次逐级计算，每级节点并行计算；中层架构进行矩阵分块，沿着对角子阵逐层进行运算；底层架构利用处理器指令集进行多数据并行的矢量计算，完成单核的QR分解和乘法操作。多核处理器集群采用逐层分解的结构实现大规模矩阵的QR并行分解。
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公开(公告)号：CN109639403A
公开(公告)日：2019-04-16
申请号：CN201811419257.5
申请日：2018-11-26
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04L7/00
CPC classification number: H04L7/0075
Abstract: 本发明公开的一种同步传输数字阵列天线基带激励数据的方法，旨在提供一种通道相位误差小，数字处理部分处理简单，功耗小的基带激励数据的方法。本发明以光纤作为采集端与接收端远距离传输媒介，采集端1～N个模/数转换器ADC1～ADCN对射频信号进行数据采样，并转换成中频信号，分别按照JESD204B协议进行数据打包并转换成高速串行数据流，送往电光转换模块将其转换成光信号，转换后通过光纤光电转换模块将光信号恢复成电信号送往接收端FPGA1‑FPGAK，并完成数据恢复，然后通过通道校准完成数据对齐，数据对齐后的采样信号同步传输至接收数据处理端FPGA全链路数据同步传输同源同步时钟网络实现数据同步处理。
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公开(公告)号：CN113472483B
公开(公告)日：2023-06-02
申请号：CN202110730547.7
申请日：2021-06-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种数字调制信号码元速率及码元转换时刻盲估计方法，适用性强、鲁棒性高，抗噪能力强。本发明通过下述技术方案实现：首先，将观测时长内的数据构造为M×N的Hankel数据矩阵，并对矩阵分块后进行奇异值分解；然后，取第一、二、三个左奇异向量包络并进行FFT，将获得三个奇异向量包络的频谱相加，检测三个频谱的和在非零频处的最大谱值所对应频率为码元速率；然后，根据估计的码元速率产生检测脉冲，计算不同延迟量的检测脉冲与平滑滤波后的第二奇异向量包络的点积和，利用码元截断数据矩阵与同维度其它形式数据矩阵奇异值能力分布差异选择正确的码元转换时刻，码元转换时刻再延迟码片采样点的是二分之一即为最佳采样时刻。
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公开(公告)号：CN111611679B
公开(公告)日：2023-05-23
申请号：CN202010233509.6
申请日：2020-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明提出一种传感器调度行为树模型的建模方法，旨在提供一种可靠度高，具有复用性和扩展性的建模方法。本发明通过下述技术方案予以实现：基于行为树，采用行为树描述传感器调度流程的调度器，将行为树的条件节点分为外部条件节点和传感器条件节点，并进行参数化定义；利用外部环境模型和传感器模型的触发条件接口标准化；行为节点扩展为传感器行为节点，行为树模型描述传感器调度过程，在传感器系统仿真的每个时间步长，遍历传感器调度行为树模型，调度的主体为传感器具体的行为动作，根据传感器的工作特点，添加无效、中断、未开始的传感器行为状态，对传感器行为节点进行参数化定义，完成传感器调度行为树模型的建模。
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Patent Agency Ranking
公开(公告)号：CN114048596B
公开(公告)日：2023-02-28
申请号：CN202111278162.8
申请日：2021-10-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F30/20
Abstract: 本发明公开的一种分层式电磁环境计算方法，涉及电磁环境仿真计算领域，计算效率高。本发明通过下述技术方案实现：在计算过程中，将空间电磁环境计算相关业务自上而下分为四个分层结构，各层级之间的上一层级通过接口访问下一层级；应用层聚焦电磁环境计算相关应用，通过接口向中间件层设置电磁环境空间部署信息，以及各用频设备的电磁辐射信息，中间件层模拟复杂电磁环境，建立电磁环境并行计算框架，完成用频设备部署和电磁环境空间网格划分，完成综合电磁态势计算工作；传输层完成空间两点间电磁传播模型自适应选用和电磁传播计算，并向中间件层返回电磁传播计算结果；资源层存储电磁传播计算需使用的各类数据资源，供传输层查询使用。
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公开(公告)号：CN110769037B
公开(公告)日：2021-12-07
申请号：CN201910929156.0
申请日：2019-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种嵌入式边缘计算平台资源配置方法，旨在为嵌入式边缘计算平台提供一种简单可靠、可快速部署的分布式计算资源配置方法。本发明通过下述技术方案予以实现：以Json文件为载体，按照计算图中的数据传播路径和节点计算操作，对Json文件进行编排，并将需额外补充的计算操作程序一起打包成一个压缩文件；然后，将计算任务(即Json文件包)注入嵌入式边缘计算平台，自动解析Json文件，恢复出计算图，并根据计算图对计算、通信资源的需求进行分解，形成映射图；最后，使用映射图完成计算需求到硬件资源的部署；如映射未成功，则可根据失败反馈的原因，对计算图的分解方式进行调整，形成新的映射图后进行再次映射。
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公开(公告)号：CN110166127A
公开(公告)日：2019-08-23
申请号：CN201910364579.2
申请日：2019-04-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04B10/25
Abstract: 本发明公开的一种高速光纤背板互连通用处理模块光链路的方法，旨在提供一种可靠性高、占用体积小、装配简单、适用面广的光链路互连方法。本发明通过下述技术方案予以实现：各路通用处理模块内部待连接的光链路通过各自背板连接器的光纤窗口就近连接到高速光背板引出的微型MT24接口上，微型MT24接口后端连接高速光背板引出的扁平光纤，扁平光纤在光背板中转换为直径为0.25的裸纤，裸纤采用紧密排布的方式走线到各个目标模块引出口处，同时实现MT24纤芯转MT12纤芯，在引出口处再转为带有微型MT12接口的扁平光纤，最后通过微型MT12接头连接到目标通用处理模块背板连接器的光纤窗口上。
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公开(公告)号：CN109361473A
公开(公告)日：2019-02-19
申请号：CN201811483259.0
申请日：2018-12-06
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H04B10/70 , H04B10/25 , H04B10/2581 , H04B7/06 , H04B7/08
Abstract: 本发明公开的一种高速大容量光子传输网络，旨在提供一种集成度高、时延稳定的传输网络。本发明通过下述技术方案予以实现：任意初级DBF模块相连每个次级DBF模块，每个次级DBF模块相连末级DBF模块，建立初级DBF模块到次级DBF模块之间、以及次级DBF模块与末级DBF模块之间对称的数据通信光子传输网络，所有光纤链路在各级DBF模块上通过光/电、电/光转换后直接接与现场可编程门阵列FPGA高速GTH接口连接，各级模块之间光纤链路物理连接方式固定；初级DBF模块接收或发送数字信号到多个次级DBF模块，末级DBF模块接收或发送多个次级DBF模块的数字信号，构成一个多级双向传输数字信号的传输网络。
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公开(公告)号：CN111858465B
公开(公告)日：2023-06-06
申请号：CN202010609939.3
申请日：2020-06-29
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的大规模矩阵QR分解并行计算结构涉及数字信号处理领域，旨在提供一种并行逻辑清晰，吞吐率高、延迟低的三级并行计算结构，本发明通过下述技术方案实现：在采用多核处理器芯片构建处理器集群系统和QR分解并行计算结构中，顶层架构将待分解矩阵分割成多个数据分片，通过多核处理器节点间互联的通信网络分发到各级节点，各级节点根据二叉树完整结构依次逐级计算，每级节点并行计算；中层架构进行矩阵分块，沿着对角子阵逐层进行运算；底层架构利用处理器指令集进行多数据并行的矢量计算，完成单核的QR分解和乘法操作。多核处理器集群采用逐层分解的结构实现大规模矩阵的QR并行分解。
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