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公开(公告)号：CN111435672B
公开(公告)日：2024-03-19
申请号：CN201910030836.9
申请日：2019-01-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种磁阻式随机存取记忆体存储器结构及其制作方法，该磁阻式随机存取存储器结构包含一介电层，一接触洞设置于介电层中，一接触插塞填入接触洞并且凸出于介电层，其中接触插塞包含一下部元件和一上部元件，下部元件填入接触洞并且为矩形，上部元件位于接触洞之外，上部元件包含一顶边和一底边，顶边和底边互相平行，底边较顶边接近接触洞，底边大于顶边，以及一磁阻式随机存取存储器位于接触插塞上方并且接触接触插塞。
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公开(公告)号：CN111564468B
公开(公告)日：2023-04-21
申请号：CN201910114096.7
申请日：2019-02-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一金属氧化物半导体晶体管设于一基底上，一层间介电层设于该金属氧化物半导体晶体管上，以及一磁性隧穿结(magnetic tunneling junction,MTJ)设于该层间介电层上，其中MTJ上表面包含一倒V形且MTJ上表面是电连接至金属氧化物半导体晶体管的一源极/漏极区域。
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公开(公告)号：CN107808849A
公开(公告)日：2018-03-16
申请号：CN201610810283.5
申请日：2016-09-08
Applicant: 联华电子股份有限公司
IPC: H01L21/768 , H01L21/336 , H01L29/78
CPC classification number: H01L23/535 , H01L21/76805 , H01L21/76829 , H01L21/76895 , H01L21/76897 , H01L21/823475 , H01L21/823871 , H01L23/485 , H01L23/528 , H01L23/53223 , H01L23/53238 , H01L23/53266 , H01L27/092 , H01L29/66545 , H01L29/78 , H01L21/768 , H01L21/76877 , H01L29/66477 , H01L29/66795 , H01L29/785
Abstract: 本发明公开一种半导体元件及其制作方法。该半导体元件制作方法包括，首先提供一基底，然后形成一第一栅极结构于基底上、一第一间隙壁环绕第一栅极结构以及一层间介电层环绕第一间隙壁。接着进行一第一蚀刻制作工艺去除部分层间介电层以形成一凹槽，进行一第二蚀刻制作工艺去除部分第一间隙壁并扩大该凹槽，最后再形成一接触插塞于该凹槽内。
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公开(公告)号：CN112242483B
公开(公告)日：2024-05-07
申请号：CN201910653783.6
申请日：2019-07-19
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种磁阻式随机存储器结构，其包括多个存储单元阵列区、多个磁阻式随机存取存储器单元设置于该存储单元阵列区中、一氮化硅衬层共形地覆盖在该多个磁阻式随机存取存储器单元之上、一原子层沉积介电层覆盖在该存储单元阵列区中的该氮化硅衬层上，其中该原子层沉积介电层的表面呈曲面型态下凹延伸至该些存储单元阵列区的边界的该氮化硅衬层处、以及一超低介电常数介电层覆盖在该原子层沉积介电层上。
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公开(公告)号：CN111969103B
公开(公告)日：2023-10-10
申请号：CN201910418706.2
申请日：2019-05-20
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一衬垫层于该MTJ上，形成一第二衬垫层于该第一衬垫层上，形成一金属间介电层于该MTJ上，形成一金属内连线于该金属间介电层、该第二衬垫层以及该第一衬垫层内并电连接该MTJ，其中该第一衬垫层以及该第二衬垫层包含不同材料。
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Patent Agency Ranking
公开(公告)号：CN111435702B
公开(公告)日：2023-05-19
申请号：CN201910030820.8
申请日：2019-01-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种磁阻随机存取存储单元，其包含：一基底，其上具有一介电层；一导孔，设于该介电层中；一柱状堆叠，设于该导孔上，该柱状堆叠包含一底电极、一磁隧穿结层，设于该底电极上，以及一顶电极，设于该磁隧穿结层上；以及一间隙壁层，设于该柱状堆叠的侧壁上，其中该顶电极凸出于该间隙壁的一顶面。
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公开(公告)号：CN111435702A
公开(公告)日：2020-07-21
申请号：CN201910030820.8
申请日：2019-01-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种磁阻随机存取存储单元，其包含：一基底，其上具有一介电层；一导孔，设于该介电层中；一柱状堆叠，设于该导孔上，该柱状堆叠包含一底电极、一磁隧穿结层，设于该底电极上，以及一顶电极，设于该磁隧穿结层上；以及一间隙壁层，设于该柱状堆叠的侧壁上，其中该顶电极凸出于该间隙壁的一顶面。
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公开(公告)号：CN117425389A
公开(公告)日：2024-01-19
申请号：CN202311136495.6
申请日：2019-05-20
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一衬垫层于该MTJ上，形成一第二衬垫层于该第一衬垫层上，形成一金属间介电层于该MTJ上，形成一金属内连线于该金属间介电层、该第二衬垫层以及该第一衬垫层内并电连接该MTJ，其中该第一衬垫层以及该第二衬垫层包含不同材料。
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公开(公告)号：CN112234139B
公开(公告)日：2023-09-29
申请号：CN201910634906.1
申请日：2019-07-15
Applicant: 联华电子股份有限公司
Inventor： 王慧琳 , 翁宸毅 , 谢晋阳 , 李怡慧 , 刘盈成 , 施易安 , 张境尹 , 曾奕铭 , 王裕平 , 林建廷 , 何坤展 , 邹宜勋 , 李昌珉 , 曾译苇 , 赖育聪 , 谢军
Abstract: 本发明公开一种磁阻式随机存取存储器及其制作方法，其中该磁阻式随机存储器包括下电极层，位于一基底上方、磁隧穿结叠层，位于该下电极层上方、以及上电极层，位于该磁隧穿结叠层上方，其中该上电极层的材料为氮化钛，该氮化钛中氮成分的比例从该上电极层的顶面往底面递减。
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公开(公告)号：CN107104051B
公开(公告)日：2021-06-29
申请号：CN201610096054.1
申请日：2016-02-22
Applicant: 联华电子股份有限公司
IPC: H01L21/336 , H01L21/265 , H01L21/768 , H01L29/78
Abstract: 本发明公开一种半导体元件以及其制作方法，其于形成了对应外延层的第一开孔之后再形成对应栅极结构的第二开孔，并第二开孔形成之后进行预先非晶化注入制作工艺以于外延层中形成非晶区，由此避免用以形成第二开孔的制作工艺影响到非晶区的状况。以本发明的制作方法形成的半导体元件包括接触结构设置与合金层。接触结构设置于第二开孔中以与金属栅极电连接，合金层设置于金属栅极上且设置于接触结构与金属栅极之间，且合金层包括金属栅极的材料的合金。
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