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公开(公告)号：CN117651423A
公开(公告)日：2024-03-05
申请号：CN202210985756.0
申请日：2022-08-17
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种高密度磁阻随机存取存储器器件及其制造方法，其中高密度MRAM器件具有第二层间电介质(ILD)层，覆盖MRAM单元阵列区和逻辑区内的盖层，其中第二ILD层在MRAM单元阵列区中的厚度大于在逻辑区中的厚度，第二ILD层在逻辑区的组成不同于第二ILD层在MRAM单元阵列区的组成。
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公开(公告)号：CN113809117B
公开(公告)日：2023-12-22
申请号：CN202010546950.X
申请日：2020-06-16
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，其中MTJ堆叠结构包含一固定层设于基底上、一阻障层设于固定层上以及一自由层设于阻障层上。然后形成一上电极于MTJ堆叠结构上，去除上电极、自由层以及阻障层，形成第一遮盖层于上电极、自由层以及阻障层上，再去除第一遮盖层以及固定层以形成一MTJ以及一间隙壁于MTJ旁。
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公开(公告)号：CN116940124A
公开(公告)日：2023-10-24
申请号：CN202310732298.4
申请日：2018-12-27
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。
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公开(公告)号：CN113594087B
公开(公告)日：2023-08-15
申请号：CN202010361265.X
申请日：2020-04-30
Applicant: 联华电子股份有限公司
IPC: H01L21/768 , H10B61/00 , H01L23/532
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一金属间介电层环绕MTJ，形成第一金属内连线于MTJ旁，形成一停止层于第一金属间介电层上，去除停止层以形成一开口，再形成一通道层于开口内并电连接MTJ以及第一金属内连线。
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公开(公告)号：CN111384237B
公开(公告)日：2023-07-11
申请号：CN201811612412.5
申请日：2018-12-27
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。
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Patent Agency Ranking
公开(公告)号：CN111564468B
公开(公告)日：2023-04-21
申请号：CN201910114096.7
申请日：2019-02-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一金属氧化物半导体晶体管设于一基底上，一层间介电层设于该金属氧化物半导体晶体管上，以及一磁性隧穿结(magnetic tunneling junction,MTJ)设于该层间介电层上，其中MTJ上表面包含一倒V形且MTJ上表面是电连接至金属氧化物半导体晶体管的一源极/漏极区域。
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公开(公告)号：CN111261773A
公开(公告)日：2020-06-09
申请号：CN201811451705.X
申请日：2018-11-30
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体存储器元件及其制作方法，该半导体存储器元件包含基底，具有存储单元区域和对准标记区域、介电层，覆盖存储单元区域和对准标记区域、导电通孔，位于存储单元区域内的介电层中、对准标记沟槽，位于对准标记区域的介电层中、存储结构，位于导电通孔上。存储结构包含从底电极金属层定义而来的底电极、从磁性隧穿接面层定义而来的磁性隧穿接面结构，以及上电极。对准标记沟槽中包含一残余金属堆叠，包含部分的底电极金属层及部分的磁性隧穿接面层。
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公开(公告)号：CN117425389A
公开(公告)日：2024-01-19
申请号：CN202311136495.6
申请日：2019-05-20
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一衬垫层于该MTJ上，形成一第二衬垫层于该第一衬垫层上，形成一金属间介电层于该MTJ上，形成一金属内连线于该金属间介电层、该第二衬垫层以及该第一衬垫层内并电连接该MTJ，其中该第一衬垫层以及该第二衬垫层包含不同材料。
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公开(公告)号：CN116963582A
公开(公告)日：2023-10-27
申请号：CN202310732103.6
申请日：2018-10-29
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一金属间介电层于一基底上，然后形成一金属内连线于金属间介电层内，形成一下电极层于金属间介电层上，其中下电极层包含一浓度梯度，形成一自由层于下电极层上，形成一上电极层于自由层上，再图案化该上电极层、该自由层以及该下电极层以形成一磁性隧穿接面(magnetic tunneling junction,MTJ)。
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公开(公告)号：CN112234139B
公开(公告)日：2023-09-29
申请号：CN201910634906.1
申请日：2019-07-15
Applicant: 联华电子股份有限公司
Inventor： 王慧琳 , 翁宸毅 , 谢晋阳 , 李怡慧 , 刘盈成 , 施易安 , 张境尹 , 曾奕铭 , 王裕平 , 林建廷 , 何坤展 , 邹宜勋 , 李昌珉 , 曾译苇 , 赖育聪 , 谢军
Abstract: 本发明公开一种磁阻式随机存取存储器及其制作方法，其中该磁阻式随机存储器包括下电极层，位于一基底上方、磁隧穿结叠层，位于该下电极层上方、以及上电极层，位于该磁隧穿结叠层上方，其中该上电极层的材料为氮化钛，该氮化钛中氮成分的比例从该上电极层的顶面往底面递减。
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