公开(公告)号：CN118632540A

公开(公告)日：2024-09-10

申请号：CN202310222244.3

申请日：2023-03-09

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  张哲维 ,  许清桦 ,  翁宸毅 ,  许博凯

IPC: H10B61/00 ,  H10N50/10

Abstract: 本发明公开一种磁性随机存取存储器结构，包含第一介电层；底部电极层，设置于该第一介电层上；自旋轨道耦合层，设置于该底部电极层上；磁性隧道结(MTJ)元件，设置在该自旋轨道耦合层上；顶部电极层，设置在该MTJ元件上；保护层，围绕该MTJ元件和该顶部电极层，该保护层遮盖该自旋轨道耦合层；以及间隔层，围绕该掩模层与该保护层。

公开(公告)号：CN117651423A

公开(公告)日：2024-03-05

申请号：CN202210985756.0

申请日：2022-08-17

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  许清桦 ,  翁宸毅 ,  张境尹 ,  许博凯

IPC: H10B61/00 ,  H10N50/10 ,  H10N50/80 ,  H10N50/01

Abstract: 本发明公开一种高密度磁阻随机存取存储器器件及其制造方法，其中高密度MRAM器件具有第二层间电介质(ILD)层，覆盖MRAM单元阵列区和逻辑区内的盖层，其中第二ILD层在MRAM单元阵列区中的厚度大于在逻辑区中的厚度，第二ILD层在逻辑区的组成不同于第二ILD层在MRAM单元阵列区的组成。

公开(公告)号：CN113809117B

公开(公告)日：2023-12-22

申请号：CN202010546950.X

申请日：2020-06-16

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  翁宸毅 ,  张哲维 ,  蔡锡翰 ,  许清桦 ,  张境尹 ,  王裕平

IPC: H10B61/00 ,  H10N50/10 ,  H10N50/01

Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，其中MTJ堆叠结构包含一固定层设于基底上、一阻障层设于固定层上以及一自由层设于阻障层上。然后形成一上电极于MTJ堆叠结构上，去除上电极、自由层以及阻障层，形成第一遮盖层于上电极、自由层以及阻障层上，再去除第一遮盖层以及固定层以形成一MTJ以及一间隙壁于MTJ旁。

公开(公告)号：CN116940124A

公开(公告)日：2023-10-24

申请号：CN202310732298.4

申请日：2018-12-27

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  侯泰成 ,  高苇昕 ,  蔡馥郁 ,  谢晋阳 ,  翁宸毅 ,  张境尹 ,  蔡滨祥 ,  李昆儒 ,  李志岳 ,  吕佳霖 ,  陈俊隆 ,  廖琨垣 ,  赖育聪 ,  黄伟豪

IPC: H10B61/00 ,  H10N50/01 ,  H10N50/10

Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。

公开(公告)号：CN111384237B

公开(公告)日：2023-07-11

申请号：CN201811612412.5

申请日：2018-12-27

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  侯泰成 ,  高苇昕 ,  蔡馥郁 ,  谢晋阳 ,  翁宸毅 ,  张境尹 ,  蔡滨祥 ,  李昆儒 ,  李志岳 ,  吕佳霖 ,  陈俊隆 ,  廖琨垣 ,  赖育聪 ,  黄伟豪

IPC: H10N50/01 ,  H10N50/10 ,  H10N59/00

Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。

公开(公告)号：CN111564468B

公开(公告)日：2023-04-21

申请号：CN201910114096.7

申请日：2019-02-14

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  刘盈成 ,  施易安 ,  李怡慧 ,  翁宸毅 ,  谢晋阳 ,  曾奕铭 ,  张境尹 ,  王裕平

IPC: H10B61/00 ,  H10N50/10 ,  H10N50/01

Abstract: 本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一金属氧化物半导体晶体管设于一基底上，一层间介电层设于该金属氧化物半导体晶体管上，以及一磁性隧穿结(magnetic tunneling junction,MTJ)设于该层间介电层上，其中MTJ上表面包含一倒V形且MTJ上表面是电连接至金属氧化物半导体晶体管的一源极/漏极区域。

公开(公告)号：CN109494214B

公开(公告)日：2021-05-04

申请号：CN201710811713.X

申请日：2017-09-11

Applicant: 联华电子股份有限公司

Inventor： 翁宸毅 ,  黄士哲 ,  杨清利 ,  张志圣

IPC: H01L23/528 ,  H01L23/522 ,  H01L21/768

Abstract: 本发明公开一种半导体装置的连接结构以及其制作方法。半导体装置的连接结构，包括层间介电层、顶部金属结构以及保护层。层间介电层设置于基底上。顶部金属结构设置于层间介电层上。顶部金属结构包括一底部以及一顶部。顶部设置于底部上，底部具有一第一侧壁，而顶部具有一第二侧壁。第一侧壁的斜率大于第二侧壁的斜率。保护层共形地设置于第二侧壁上、第一侧壁上以及层间介电层的上表面上。

公开(公告)号：CN111261773A

公开(公告)日：2020-06-09

申请号：CN201811451705.X

申请日：2018-11-30

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  许家彰 ,  翁宸毅 ,  林宏展 ,  张境尹 ,  王裕平

IPC: H01L43/12 ,  H01L43/08 ,  H01L27/22 ,  G03F9/00

Abstract: 本发明公开一种半导体存储器元件及其制作方法，该半导体存储器元件包含基底，具有存储单元区域和对准标记区域、介电层，覆盖存储单元区域和对准标记区域、导电通孔，位于存储单元区域内的介电层中、对准标记沟槽，位于对准标记区域的介电层中、存储结构，位于导电通孔上。存储结构包含从底电极金属层定义而来的底电极、从磁性隧穿接面层定义而来的磁性隧穿接面结构，以及上电极。对准标记沟槽中包含一残余金属堆叠，包含部分的底电极金属层及部分的磁性隧穿接面层。

公开(公告)号：CN112242483B

公开(公告)日：2024-05-07

申请号：CN201910653783.6

申请日：2019-07-19

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  翁宸毅 ,  刘盈成 ,  李怡慧 ,  谢晋阳 ,  施易安 ,  张境尹 ,  曾奕铭 ,  王裕平

IPC: H10N50/10 ,  G11C11/16

Abstract: 本发明公开一种磁阻式随机存储器结构，其包括多个存储单元阵列区、多个磁阻式随机存取存储器单元设置于该存储单元阵列区中、一氮化硅衬层共形地覆盖在该多个磁阻式随机存取存储器单元之上、一原子层沉积介电层覆盖在该存储单元阵列区中的该氮化硅衬层上，其中该原子层沉积介电层的表面呈曲面型态下凹延伸至该些存储单元阵列区的边界的该氮化硅衬层处、以及一超低介电常数介电层覆盖在该原子层沉积介电层上。

公开(公告)号：CN111969103B

公开(公告)日：2023-10-10

申请号：CN201910418706.2

申请日：2019-05-20

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  翁宸毅 ,  曾译苇 ,  谢晋阳 ,  张境尹 ,  李怡慧 ,  刘盈成 ,  施易安 ,  曾奕铭 ,  王裕平

IPC: H10N50/10 ,  H10N50/01 ,  G11C11/16

Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一衬垫层于该MTJ上，形成一第二衬垫层于该第一衬垫层上，形成一金属间介电层于该MTJ上，形成一金属内连线于该金属间介电层、该第二衬垫层以及该第一衬垫层内并电连接该MTJ，其中该第一衬垫层以及该第二衬垫层包含不同材料。