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公开(公告)号：CN118899256A
公开(公告)日：2024-11-05
申请号：CN202310549072.0
申请日：2023-05-16
Applicant: 联华电子股份有限公司
IPC: H01L21/768
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法主要包括：先将一上晶片接合至一下晶片，其中该上晶片包含一第一金属内连线且该第一金属内连线包含一第一阻障层由该上晶片底表面暴露出来，然后形成一介电层于该上晶片底表面，再形成一第二金属内连线于该介电层内并连接该第一金属内连线，其中该第二金属内连线包含一第二阻障层且该第一阻障层以及该第二阻障层包含一H形。
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公开(公告)号：CN111435672B
公开(公告)日：2024-03-19
申请号：CN201910030836.9
申请日：2019-01-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种磁阻式随机存取记忆体存储器结构及其制作方法，该磁阻式随机存取存储器结构包含一介电层，一接触洞设置于介电层中，一接触插塞填入接触洞并且凸出于介电层，其中接触插塞包含一下部元件和一上部元件，下部元件填入接触洞并且为矩形，上部元件位于接触洞之外，上部元件包含一顶边和一底边，顶边和底边互相平行，底边较顶边接近接触洞，底边大于顶边，以及一磁阻式随机存取存储器位于接触插塞上方并且接触接触插塞。
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公开(公告)号：CN111564468B
公开(公告)日：2023-04-21
申请号：CN201910114096.7
申请日：2019-02-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一金属氧化物半导体晶体管设于一基底上，一层间介电层设于该金属氧化物半导体晶体管上，以及一磁性隧穿结(magnetic tunneling junction,MTJ)设于该层间介电层上，其中MTJ上表面包含一倒V形且MTJ上表面是电连接至金属氧化物半导体晶体管的一源极/漏极区域。
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公开(公告)号：CN113903764A
公开(公告)日：2022-01-07
申请号：CN202010645970.2
申请日：2020-07-07
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一金属间介电层于基底上，然后形成一凹槽于金属间介电层内，形成一合成反铁磁层于该凹槽内，形成一金属层于合成反铁磁层上，平坦化金属层以及合成反铁磁层以形成一金属内连线，再形成一磁性隧道结(magnetic tunneling junction,MTJ)于金属内连线上。
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公开(公告)号：CN112310144B
公开(公告)日：2024-10-15
申请号：CN201910688355.7
申请日：2019-07-29
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体结构及其制作方法，其中该半导体结构的制作方法包括提供一基底，该基底包括一逻辑元件区以及一存储器元件区，接着于该基底上形成一第一介电层，再于该存储器元件区的该第一介电层上形成多个存储器堆叠结构，然后形成一绝缘层共型地覆盖该些存储器堆叠结构以及该第一介电层，之后进行一回蚀刻制作工艺以蚀刻移除部分该绝缘层，但不显露出任一该存储器堆叠结构。回蚀刻制作工艺之后，形成一第二介电层，填满该些存储器堆叠结构之间的间隙。
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Patent Agency Ranking
公开(公告)号：CN117396058A
公开(公告)日：2024-01-12
申请号：CN202311103899.5
申请日：2019-07-15
Applicant: 联华电子股份有限公司
Inventor： 王慧琳 , 翁宸毅 , 谢晋阳 , 李怡慧 , 刘盈成 , 施易安 , 张境尹 , 曾奕铭 , 王裕平 , 林建廷 , 何坤展 , 邹宜勋 , 李昌珉 , 曾译苇 , 赖育聪 , 谢军
Abstract: 本发明公开一种磁阻式随机存取存储器及其制作方法，其中该磁阻式随机存储器包括下电极层，位于一基底上方、磁隧穿结叠层，位于该下电极层上方、以及上电极层，位于该磁隧穿结叠层上方，其中该上电极层的材料为氮化钛，该氮化钛中氮成分的比例从该上电极层的顶面往底面递减。
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公开(公告)号：CN111435672A
公开(公告)日：2020-07-21
申请号：CN201910030836.9
申请日：2019-01-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种磁阻式随机存取记忆体存储器结构及其制作方法，该磁阻式随机存取存储器结构包含一介电层，一接触洞设置于介电层中，一接触插塞填入接触洞并且凸出于介电层，其中接触插塞包含一下部元件和一上部元件，下部元件填入接触洞并且为矩形，上部元件位于接触洞之外，上部元件包含一顶边和一底边，顶边和底边互相平行，底边较顶边接近接触洞，底边大于顶边，以及一磁阻式随机存取存储器位于接触插塞上方并且接触接触插塞。
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公开(公告)号：CN117425389A
公开(公告)日：2024-01-19
申请号：CN202311136495.6
申请日：2019-05-20
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一衬垫层于该MTJ上，形成一第二衬垫层于该第一衬垫层上，形成一金属间介电层于该MTJ上，形成一金属内连线于该金属间介电层、该第二衬垫层以及该第一衬垫层内并电连接该MTJ，其中该第一衬垫层以及该第二衬垫层包含不同材料。
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公开(公告)号：CN112234139B
公开(公告)日：2023-09-29
申请号：CN201910634906.1
申请日：2019-07-15
Applicant: 联华电子股份有限公司
Inventor： 王慧琳 , 翁宸毅 , 谢晋阳 , 李怡慧 , 刘盈成 , 施易安 , 张境尹 , 曾奕铭 , 王裕平 , 林建廷 , 何坤展 , 邹宜勋 , 李昌珉 , 曾译苇 , 赖育聪 , 谢军
Abstract: 本发明公开一种磁阻式随机存取存储器及其制作方法，其中该磁阻式随机存储器包括下电极层，位于一基底上方、磁隧穿结叠层，位于该下电极层上方、以及上电极层，位于该磁隧穿结叠层上方，其中该上电极层的材料为氮化钛，该氮化钛中氮成分的比例从该上电极层的顶面往底面递减。
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公开(公告)号：CN112310144A
公开(公告)日：2021-02-02
申请号：CN201910688355.7
申请日：2019-07-29
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体结构及其制作方法，其中该半导体结构的制作方法包括提供一基底，该基底包括一逻辑元件区以及一存储器元件区，接着于该基底上形成一第一介电层，再于该存储器元件区的该第一介电层上形成多个存储器堆叠结构，然后形成一绝缘层共型地覆盖该些存储器堆叠结构以及该第一介电层，之后进行一回蚀刻制作工艺以蚀刻移除部分该绝缘层，但不显露出任一该存储器堆叠结构。回蚀刻制作工艺之后，形成一第二介电层，填满该些存储器堆叠结构之间的间隙。
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