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公开(公告)号：CN113140639B
公开(公告)日：2025-02-21
申请号：CN202010059519.2
申请日：2020-01-19
Applicant: 珠海零边界集成电路有限公司 , 珠海格力电器股份有限公司
Abstract: 本发明涉及半导体技术领域，公开一种碳化硅功率二极管及其制作方法，包括：碳化硅衬底；形成于碳化硅衬底一侧的N型碳化硅外延层，N型碳化硅外延层表面具有有源区以及围绕有源区的场限环终端区；有源区包括多个间隔设置的N型区以及位于相邻两个N型区之间的P+区；N型区的掺杂浓度高于N型碳化硅外延层的掺杂浓度；场限环终端区包括多个间隔设置的P+区；形成于至少一个N型区的第一肖特基接触金属；形成于N型碳化硅外延层的阳极金属层，阳极金属层包括阳极金属和第二肖特基接触金属，第一肖特基接触金属与N型区形成的接触势垒低于第二肖特基接触金属与N型区形成的接触势垒，用于降低碳化硅功率二极管的正向导通压降。
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公开(公告)号：CN112768446B
公开(公告)日：2024-12-31
申请号：CN201910998781.0
申请日：2019-10-21
Applicant: 珠海零边界集成电路有限公司 , 珠海格力电器股份有限公司
IPC: H01L27/06 , H01L21/8258
Abstract: 本发明涉及芯片技术领域，公开了一种集成芯片及其制备方法，该集成芯片，包括：晶圆层，晶圆层包括第一单晶硅层、第二单晶硅层以及中间的二氧化硅介质层，第一单晶硅层形成有第一芯片；还包括依次形成于第一单晶硅层上的第一介质层、第一金属部，第一金属部与对应的第一芯片的电连接部之间通过过孔电性连接；还包括依次形成于第二单晶硅层上的第二芯片器件层、第二介质层、第二金属部，第二芯片器件层形成第二芯片，第二金属部与对应的第二芯片的电连接部之间通过过孔电性连接；第二金属部通过过孔与对应的第一金属部电性连接。该集成芯片将相同或不同的多个芯片集成于晶圆的两侧，简化了芯片之间的连接且体积小。
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公开(公告)号：CN112713090B
公开(公告)日：2023-01-24
申请号：CN201911019801.1
申请日：2019-10-24
Applicant: 珠海格力电器股份有限公司
IPC: H01L21/48 , H01L21/78 , H01L23/31 , H01L23/495
Abstract: 本发明提出了一种QFN器件制备方法及QFN器件，所述QFN器件包括芯片基底，芯片基底包括至少一个第一引脚和围绕着第一引脚的若干第二引脚，以及围绕全部第二引脚布置的且与各个第二引脚一一相接的若干第一孔；装配在芯片基底区内的芯片，其覆盖和连通第一引脚，并通过键合线连接第二引脚；塑封体，其用于将芯片塑封在芯片基底上并暴露第一引脚和第二引脚；一个平坦锡层和若干弯折锡层，平坦锡层形成在第一引脚的底面上，若干弯折锡层逐一形成在第二引脚上，每个弯折锡层都包括覆盖第二引脚的底面的底部区域及覆盖第二引脚的位于第一孔内的侧面的侧部区域。本发明的QFN器件的引脚侧面电镀有锡层，提高了器件与PCB板的焊接强度，从而提高了器件的可靠性。
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公开(公告)号：CN113394204A
公开(公告)日：2021-09-14
申请号：CN202010166471.5
申请日：2020-03-11
Applicant: 珠海格力电器股份有限公司 , 珠海零边界集成电路有限公司
Abstract: 本发明涉及一种功率半导体器件及功率半导体器件的制造方法，该功率半导体器件包括：塑封壳体，在塑封壳体上设有栅极引脚、集电极引脚、发射极引脚、正极引脚、负极引脚、片选端引脚及控制端引脚；封装在塑封壳体内的IGBT集成电路，其与栅极引脚、集电极引脚和发射极引脚相连；封装在塑封壳体内的DigiPOT集成电路，其与正极引脚、负极引脚、片选端引脚及控制端引脚相连，该DigiPOT集成电路通过固有的输入端和输出端接入在IGBT集成电路的栅极结构层内，并作为能够调节阻值的栅极电阻。该功率半导体器件不仅解决了栅极电阻不可调节的问题，还保证了其具有更广的适用范围和更好的通用性。
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公开(公告)号：CN113140456A
公开(公告)日：2021-07-20
申请号：CN202010060417.2
申请日：2020-01-19
Applicant: 珠海格力电器股份有限公司 , 珠海零边界集成电路有限公司
IPC: H01L21/3205 , H01L21/321 , H01L29/739
Abstract: 涉及半导体技术领域，本申请提供一种功率半导体芯片及其制备方法，所述一种功率半导体芯片制备方法，包括：在半导体基材正面形成第一金属层，在所述第一金属层上形成金属连接层，回刻平坦化处理所述金属连接层，在所述金属连接层上形成第二金属层，对得到的所述半导体正面金属做金属合金成型处理，本申请还包括所述功率半导体芯片制备方法制备的半导体芯片。相较于现有技术，本申请的技术方案可改善现有技术中半导体器件或芯片正面金属层凹凸不平导致与引线连接时的正面金属层脱落现象，同时改进传统和结构中半导体器件或芯片正面金属层凹凸不平导致性差异，进而提高半导体整体性能的可靠性。
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Patent Agency Ranking
公开(公告)号：CN113097076A
公开(公告)日：2021-07-09
申请号：CN202010022416.9
申请日：2020-01-09
Applicant: 珠海格力电器股份有限公司 , 珠海零边界集成电路有限公司
IPC: H01L21/48 , H01L21/56 , H01L21/60 , H01L23/495
Abstract: 本发明涉及半导体器件封装技术领域，尤其涉及一种QFN框架结构、一种QFN封装结构以及它们的制作方法。QFN框架结构的制作方法包括：对基板背面焊盘以外的区域进行半蚀刻，形成凹陷的半蚀刻区；封装半蚀刻区形成第一封装体；对基板正面焊盘以外的区域进行全蚀刻，形成凹陷的全蚀刻区，制得QFN框架结构。QFN封装结构的制作方法包括：在QFN框架结构上进行半导体器件装配和打线；对QFN框架结构进行封装形成第二封装体，第二封装体包埋QFN框架结构的正面。采用“半蚀刻—封装—全蚀刻‑封装”的工艺方法可解决焊盘不可悬空的问题，无需将焊盘引出至框架结构四周即可以实现支撑，从而可降低QFN器件的面积及焊盘布局的难度。
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公开(公告)号：CN112992836A
公开(公告)日：2021-06-18
申请号：CN201911275842.7
申请日：2019-12-12
Applicant: 珠海格力电器股份有限公司
IPC: H01L23/495 , H01L23/367 , H01L23/31 , H01L23/29 , H01L21/48
Abstract: 本发明涉及电子器件技术领域，公开了一种铜桥双面散热的芯片及其制备方法，该铜桥双面散热的芯片包括导线框架、芯片本体、环氧树脂胶膜和铜桥，其中，导线框架包括基岛和管脚两个部分，芯片本体设置于基岛上，芯片本体包括位于朝向基岛一侧且与基岛电性连接的第一连接端和位于背离基岛一侧、通过铜桥与管脚电性连接的第二连接端；环氧树脂胶膜设置于芯片本体上且与每个第二连接端相对的位置设有开孔，开孔内设有结合材以将第二连接端与铜桥固定。该铜桥双面散热的芯片将用于固定第二连接端与铜桥的结合材限定在环氧树脂胶膜的开孔内，可以避免结合材溢出而影响铜桥双面散热的芯片的性能，该铜桥双面散热的芯片可靠性更强、散热效果更好。
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公开(公告)号：CN112713090A
公开(公告)日：2021-04-27
申请号：CN201911019801.1
申请日：2019-10-24
Applicant: 珠海格力电器股份有限公司
IPC: H01L21/48 , H01L21/78 , H01L23/31 , H01L23/495
Abstract: 本发明提出了一种QFN器件制备方法及QFN器件，所述QFN器件包括芯片基底，芯片基底包括至少一个第一引脚和围绕着第一引脚的若干第二引脚，以及围绕全部第二引脚布置的且与各个第二引脚一一相接的若干第一孔；装配在芯片基底区内的芯片，其覆盖和连通第一引脚，并通过键合线连接第二引脚；塑封体，其用于将芯片塑封在芯片基底上并暴露第一引脚和第二引脚；一个平坦锡层和若干弯折锡层，平坦锡层形成在第一引脚的底面上，若干弯折锡层逐一形成在第二引脚上，每个弯折锡层都包括覆盖第二引脚的底面的底部区域及覆盖第二引脚的位于第一孔内的侧面的侧部区域。本发明的QFN器件的引脚侧面电镀有锡层，提高了器件与PCB板的焊接强度，从而提高了器件的可靠性。
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公开(公告)号：CN112701165A
公开(公告)日：2021-04-23
申请号：CN201911008459.5
申请日：2019-10-22
Applicant: 珠海格力电器股份有限公司
IPC: H01L29/872 , H01L21/04
Abstract: 本发明公开了一种碳化硅二极管的制备方法，包括如下步骤：在SiC衬底上外延SiC，形成SiC外延层；热氧化所述SiC外延层表面，形成SiO2层；在所述SiO2层上沉积掩膜层；刻蚀有源区掩膜层，暴露有源区离子注入区域；部分刻蚀JTE区掩膜层，暴露JTE区离子注入区域；离子注入，形成P掺杂的JTE区和P+掺杂的有源区。本发明通过一次离子注入同时制作SiC JBS有源区P+和JTE终端区，简化工艺，降低了制作难度，降低了成本。
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公开(公告)号：CN112701080A
公开(公告)日：2021-04-23
申请号：CN201911007775.0
申请日：2019-10-22
Applicant: 珠海格力电器股份有限公司
IPC: H01L21/768 , H01L21/311
Abstract: 本发明公开了一种通孔形成方法，首先在半导体衬底上沉积光刻胶层，通过图案化光刻胶层，去除除预设通孔的预设位置以外的光刻胶，在通孔的预设位置处形成了光刻胶凸起，再沉积层间介质层覆盖形成有光刻胶凸起的半导体衬底。紧接着对沉积的层间介质层进行刻蚀，至暴露出光刻胶凸起，最后，去除光刻胶，即可在预设位置形成通孔。将原需要靠刻蚀直接在层间介质层形成的通孔，通过在通孔位置预先用光刻胶覆盖，保证了一定的开孔率，改善了通孔的形貌，有益于后续的金属填充并能减少漏电，增加半导体器件产出良率，提高半导体器件性能。
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