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公开(公告)号：CN109417089A
公开(公告)日：2019-03-01
申请号：CN201780041585.3
申请日：2017-06-29
IPC: H01L29/06 , H01L29/12 , H01L29/47 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 与相邻的p型保护环(21)彼此的间隔对应地设定p型保护环(21)的宽度，使得p型保护环(21)彼此的间隔越大则宽度越大。另外，使框状部(32)的宽度基本上与p型深层(5)的宽度相等，并使框状部(32)彼此的间隔与p型深层(5)彼此的间隔相等。由此，能够在单元部、连接部以及保护环部减小每单位面积的沟槽(5a、21a、30a)的形成面积的差。因此，在形成p型层(50)时，进入每单位面积的沟槽(5a、21a、30a)内的p型层(50)的量的差也变小，能够使p型层(50)的厚度均匀化。
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公开(公告)号：CN109417089B
公开(公告)日：2021-09-28
申请号：CN201780041585.3
申请日：2017-06-29
IPC: H01L29/06 , H01L29/12 , H01L29/47 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 与相邻的p型保护环(21)彼此的间隔对应地设定p型保护环(21)的宽度，使得p型保护环(21)彼此的间隔越大则宽度越大。另外，使框状部(32)的宽度基本上与p型深层(5)的宽度相等，并使框状部(32)彼此的间隔与p型深层(5)彼此的间隔相等。由此，能够在单元部、连接部以及保护环部减小每单位面积的沟槽(5a、21a、30a)的形成面积的差。因此，在形成p型层(50)时，进入每单位面积的沟槽(5a、21a、30a)内的p型层(50)的量的差也变小，能够使p型层(50)的厚度均匀化。
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公开(公告)号：CN112424402A
公开(公告)日：2021-02-26
申请号：CN201980047401.3
申请日：2019-07-18
Applicant: 株式会社电装
Abstract: 半导体晶片中，在碳化硅晶片(10a)的表面具备由碳化硅构成的外延层(10b)。该半导体晶片中，通过进行外延层的表面的平坦度的评价的表面形状测定装置，在评价区内进行上述外延层的多个点的高度测定，并且进行基于该测定的高度的最小二乘法的运算从而决定表面基准面，在中心位置与评价区相同并且范围与评价区不同的曝光区内，以表面基准面为基准，将最高位置的高度设为α，将最低位置的高度设为β，将弯曲值设为|α|+|β|时，使得满足弯曲值为1μm以下的条件。
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公开(公告)号：CN110914998A
公开(公告)日：2020-03-24
申请号：CN201880044763.2
申请日：2018-06-21
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。
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公开(公告)号：CN110914998B
公开(公告)日：2023-11-07
申请号：CN201880044763.2
申请日：2018-06-21
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。
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Patent Agency Ranking
公开(公告)号：CN111149214B
公开(公告)日：2023-11-03
申请号：CN201880061858.5
申请日：2018-09-20
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/316 , H01L21/336 , H01L29/12
Abstract: 以将栅极电极(8)的一部分热氧化而形成的热氧化膜(10a)作为第1层间绝缘膜而进行栅极电极(8)与源极电极(12)的绝缘。通过将栅极电极(8)的一部分热氧化而构成的热氧化膜不成为从SiC表面过于突出的形状，因此不易产生由伴随温度变化等的应力引起的裂纹。因此，能够确保栅极－源极间的绝缘分离。另外，第2层间绝缘膜(11)通过回蚀而从源极区域(4)及基体区域(3)的接触区域之上被去除。因此，在隔着栅极电极(8)的两侧，能够可靠地进行源极电极(12)的接触。
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公开(公告)号：CN111149213B
公开(公告)日：2023-08-11
申请号：CN201880056697.0
申请日：2018-08-29
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/205 , H01L21/336 , H01L29/12
Abstract: 第1导电型的源极区域(8)构成为，其第2导电型的基区(6)侧和其与源极电极(15)欧姆接触的表面侧相比杂质浓度低。例如，将源极区域(8)由设为较低浓度的第1源极区域(8a)和设为比其高浓度的第2源极区域(8b)构成。由此，能够减小负载短路时的饱和电流值，能够使SiC半导体装置的短路耐量提高。
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公开(公告)号：CN111066152B
公开(公告)日：2023-07-21
申请号：CN201880055698.3
申请日：2018-08-29
Applicant: 株式会社电装
Abstract: 具备：第1导电型的由碳化硅构成的第1电流分散层(13)，形成在n－型层(12)与基体区域(18)之间，与n－型层(12)相比为高杂质浓度；第2导电型的由碳化硅构成的多个第1深层(14)，形成在第1电流分散层(13)内，比第1电流分散层(13)浅并且在一个方向上延伸设置；第1导电型的由碳化硅构成的第2电流分散层(15)，形成在第1电流分散层(13)与基体区域(18)之间，沟槽(21)的底部位于该第2电流分散层；以及第2导电型的由碳化硅构成的第2深层(17)，形成在第1电流分散层(13)与基体区域(18)之间，与基体区域(18)相连并与第1深层(14)相连，并且从沟槽(21)离开而形成。
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公开(公告)号：CN112424402B
公开(公告)日：2023-02-03
申请号：CN201980047401.3
申请日：2019-07-18
Applicant: 株式会社电装
Abstract: 半导体晶片中，在碳化硅晶片(10a)的表面具备由碳化硅构成的外延层(10b)。该半导体晶片中，通过进行外延层的表面的平坦度的评价的表面形状测定装置，在评价区内进行上述外延层的多个点的高度测定，并且进行基于该测定的高度的最小二乘法的运算从而决定表面基准面，在中心位置与评价区相同并且范围与评价区不同的曝光区内，以表面基准面为基准，将最高位置的高度设为α，将最低位置的高度设为β，将弯曲值设为|α|+|β|时，使得满足弯曲值为1μm以下的条件。
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公开(公告)号：CN111149214A
公开(公告)日：2020-05-12
申请号：CN201880061858.5
申请日：2018-09-20
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/316 , H01L21/336 , H01L29/12
Abstract: 以将栅极电极(8)的一部分热氧化而形成的热氧化膜(10a)作为第1层间绝缘膜而进行栅极电极(8)与源极电极(12)的绝缘。通过将栅极电极(8)的一部分热氧化而构成的热氧化膜不成为从SiC表面过于突出的形状，因此不易产生由伴随温度变化等的应力引起的裂纹。因此，能够确保栅极－源极间的绝缘分离。另外，第2层间绝缘膜(11)通过回蚀而从源极区域(4)及基体区域(3)的接触区域之上被去除。因此，在隔着栅极电极(8)的两侧，能够可靠地进行源极电极(12)的接触。
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