公开(公告)号：CN111149213B

公开(公告)日：2023-08-11

申请号：CN201880056697.0

申请日：2018-08-29

Applicant: 株式会社电装

Inventor： 梶爱子 ,  竹内有一 ,  箕谷周平 ,  铃木龙太 ,  山下侑佑

IPC: H01L29/78 ,  H01L21/205 ,  H01L21/336 ,  H01L29/12

Abstract: 第1导电型的源极区域(8)构成为，其第2导电型的基区(6)侧和其与源极电极(15)欧姆接触的表面侧相比杂质浓度低。例如，将源极区域(8)由设为较低浓度的第1源极区域(8a)和设为比其高浓度的第2源极区域(8b)构成。由此，能够减小负载短路时的饱和电流值，能够使SiC半导体装置的短路耐量提高。

公开(公告)号：CN111066152B

公开(公告)日：2023-07-21

申请号：CN201880055698.3

申请日：2018-08-29

Applicant: 株式会社电装

Inventor： 箕谷周平 ,  梶爱子 ,  海老原康裕 ,  永冈达司 ,  青井佐智子

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12

Abstract: 具备：第1导电型的由碳化硅构成的第1电流分散层(13)，形成在n－型层(12)与基体区域(18)之间，与n－型层(12)相比为高杂质浓度；第2导电型的由碳化硅构成的多个第1深层(14)，形成在第1电流分散层(13)内，比第1电流分散层(13)浅并且在一个方向上延伸设置；第1导电型的由碳化硅构成的第2电流分散层(15)，形成在第1电流分散层(13)与基体区域(18)之间，沟槽(21)的底部位于该第2电流分散层；以及第2导电型的由碳化硅构成的第2深层(17)，形成在第1电流分散层(13)与基体区域(18)之间，与基体区域(18)相连并与第1深层(14)相连，并且从沟槽(21)离开而形成。

公开(公告)号：CN111489973B

公开(公告)日：2023-08-11

申请号：CN202010076372.8

申请日：2020-01-23

Applicant: 株式会社电装

Inventor： 梶爱子 ,  山之内义明 ,  斋藤顺

IPC: H01L21/336 ,  H01L21/331 ,  H01L21/66

Abstract: 一种半导体器件的制造方法包括：在第一导电类型层(5、40、50)上方形成第二导电类型层(6、41、51)；以及通过借助于等离子体蚀刻工艺蚀刻所述第二导电类型层以露出第一导电类型层而形成沟槽(11、43、53)。第二导电类型层的蚀刻包括：对等离子体的光发射执行光谱分析；基于发射强度的变化检测第一导电类型层和第二导电类型层之间的界面；以及在基于界面的检测结果确定终结点时，停止对第二导电类型层的蚀刻。

公开(公告)号：CN111489973A

公开(公告)日：2020-08-04

申请号：CN202010076372.8

申请日：2020-01-23

Applicant: 株式会社电装

Inventor： 梶爱子 ,  山之内义明 ,  斋藤顺

IPC: H01L21/336 ,  H01L21/331 ,  H01L21/66

Abstract: 一种半导体器件的制造方法包括：在第一导电类型层(5、40、50)上方形成第二导电类型层(6、41、51)；以及通过借助于等离子体蚀刻工艺蚀刻所述第二导电类型层以露出第一导电类型层而形成沟槽(11、43、53)。第二导电类型层的蚀刻包括：对等离子体的光发射执行光谱分析；基于发射强度的变化检测第一导电类型层和第二导电类型层之间的界面；以及在基于界面的检测结果确定终结点时，停止对第二导电类型层的蚀刻。

公开(公告)号：CN111149213A

公开(公告)日：2020-05-12

申请号：CN201880056697.0

申请日：2018-08-29

Applicant: 株式会社电装

Inventor： 梶爱子 ,  竹内有一 ,  箕谷周平 ,  铃木龙太 ,  山下侑佑

IPC: H01L29/78 ,  H01L21/205 ,  H01L21/336 ,  H01L29/12

Abstract: 第1导电型的源极区域(8)构成为，其第2导电型的基区(6)侧和其与源极电极(15)欧姆接触的表面侧相比杂质浓度低。例如，将源极区域(8)由设为较低浓度的第1源极区域(8a)和设为比其高浓度的第2源极区域(8b)构成。由此，能够减小负载短路时的饱和电流值，能够使SiC半导体装置的短路耐量提高。

公开(公告)号：CN111066152A

公开(公告)日：2020-04-24

申请号：CN201880055698.3

申请日：2018-08-29

Applicant: 株式会社电装

Inventor： 箕谷周平 ,  梶爱子 ,  海老原康裕 ,  永冈达司 ,  青井佐智子

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12

Abstract: 具备：第1导电型的由碳化硅构成的第1电流分散层(13)，形成在n－型层(12)与基体区域(18)之间，与n－型层(12)相比为高杂质浓度；第2导电型的由碳化硅构成的多个第1深层(14)，形成在第1电流分散层(13)内，比第1电流分散层(13)浅并且在一个方向上延伸设置；第1导电型的由碳化硅构成的第2电流分散层(15)，形成在第1电流分散层(13)与基体区域(18)之间，沟槽(21)的底部位于该第2电流分散层；以及第2导电型的由碳化硅构成的第2深层(17)，形成在第1电流分散层(13)与基体区域(18)之间，与基体区域(18)相连并与第1深层(14)相连，并且从沟槽(21)离开而形成。